ID de l'article: 000074415 Type de contenu: Dépannage Dernière révision: 01/12/2017

Le bloc ALTERA IP LVDS (Clock Phase Alignment) EST-il pris en charge pour tous les facteurs SERDES de Stratix 10 périphériques ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP LVDS SERDES
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le bloc d’alignement de phase d’horloge (CONFI) de l’IP Altera® LVDS dans Intel® Stratix® 10 périphériques est pris en charge pour tous les facteurs SERDES de Quartus® Prime Pro version 17.1, dans les conditions suivantes :

  • L’option Utiliser une PLL externe est désactivée.
  • Le mode fonctionnel du cœur IP est TX, RX Non DPA ou RX DPA-FIFO.
  • Le changement de phase tx_outclock est un multiple de 180°

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