ID de l'article: 000074378 Type de contenu: Dépannage Dernière révision: 21/10/2019

Pourquoi est-ce que je vois une latence de lecture incorrecte lors de la simulation de la Intel® Stratix® 10 FPGA IP eSRAM ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous constatiez une latence de lecture incorrecte lors de la simulation de la Intel® Stratix® 10 FPGA IP eSRAM, car l’IP instantanéifie un bloc DE modèle de grille POUR la simulation, ce qui peut entraîner une violation de la tenir à l’interface PHY.

    Résolution

     

    Pour contourner cette situation dans la simulation, procédez comme suit.

    1. Ouvrez IP_generated_dir/esram_<>/sim/<>_esram_191_<>.sv

    2. Rechercher defparam fourteennm_cpa_component.pa_sim_mode = « long » ;

    3. Passez à defparam fourteennm_cpa_component.pa_sim_mode = « court » ;

     

    Ce problème est résolu à partir de la version 20.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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