ID de l'article: 000074373 Type de contenu: Dépannage Dernière révision: 13/08/2019

Pourquoi les données Intel® Stratix®10 M20K sont-elle endommagées lorsque le mode simple à deux ports fonctionne avec une horloge de lecture/écriture asynchrone désactivée par le registre des pipelines ECC activé par ECC ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Horloge unique FIFO Avalon-ST protégée par ECC
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un paramètre incorrect de Intel® Quartus® Bit Prime Pro dans le bloc Intel® Stratix®10 M20K lors du fonctionnement avec une horloge de lecture/écriture asynchrone, la configuration du registre des pipelines ECC activée par ECC a été désactivée en mode simple à deux ports ; vous pouvez observer la corruption des données du bloc Intel® Stratix®10 M20K.
    Appareils affectés : tous les périphériques Intel® Stratix®10
    Affecté Intel® Quartus® versions du logiciel Prime Pro Edition : avant la version 19.2

     

     

    Résolution

    Le problème a été résolu dans Intel® Quartus® version 19.2 du logiciel Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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