ID de l'article: 000074347 Type de contenu: Dépannage Dernière révision: 03/12/2020

Existe-t-il un problème connu concernant la connexion DATA[0] indiquée dans les diagrammes de blocs de configuration série passive dans le manuel de base Intel® Cyclone® 10 LP et les E/S à usage général ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Oui, dans Intel® Cyclone® manuel 10 LP Core Fabric et manuel des E/S à usage général version 2020.05.21 et antérieure, il y a un problème avec la connexion DATA[0] dans le diagramme de blocs disponible au chapitre 6.1.2, figures 88, 89 et 90. Ces schémas montrent incorrectement une connexion directe pour DATA[0] entre le Intel® Cyclone® le FPGA 10 LP et le périphérique de mémoire.

 

 

 

Résolution

La broche DATA[0] doit être connectée à l’hôte externe, comme un CPLD ou un microprocesseur, comme indiqué ci-dessous.

Cette date devrait être corrigée dans la prochaine version du manuel Intel® Cyclone® 10 LP Core Fabric et du manuel d’utilisation générale des E/S.

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