ID de l'article: 000074340 Type de contenu: Dépannage Dernière révision: 17/10/2011

Il est possible qu’un signal de verrouillage CDR ne soit pas stable lors de l’utilisation du mode de boucrage série lors de la simulation d’une IP PHY personnalisée pour Stratix V

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Lorsque vous simulez une IP PHY personnalisée, un CDR locked signal peut ne pas être stable lors de l’utilisation du mode de bouc arrière série.

    Résolution

    Désactivez le mode de bouc arrière série et utilisez un boucil de série externe dans le testbench.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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    Avertissement

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