ID de l'article: 000074338 Type de contenu: Dépannage Dernière révision: 17/07/2014

Pourquoi une affectation de signal global à |s0|rst_controller|alt_rst_sync_uq1|reset_out est-elle ignorée par l’IP de mon contrôleur DDR3 uniPHY ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Après l’exécution du script DDR3 IP pin_assignments.tcl basé sur UniPHY et la compilation du projet, le rapport quartus® II Ignored Assignments Fitter montre de manière incorrecte une affectation globale du signal au signal de réinitialisation |s0|rst_controller|alt_rst_sync_uq1|reset_out.

     

     

    Résolution

    Cette affectation globale ignorée est due à une cession de code hérité et peut être ignorée.

    Ce problème est résolu à partir de la version 14.1 du logiciel Quartus® II.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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