ID de l'article: 000074281 Type de contenu: Dépannage Dernière révision: 25/09/2020

Pourquoi la reconfiguration utilisant le fichier MIF/HEX sur ALTPLL Intel® FPGA IP-elle produire une fréquence d’horloge de sortie incorrecte ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP pour reconfig IOPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous générez une fréquence d’horloge de sortie avec un compteur C dépassant 512, une cascade de compteurs post-échelle est implémentée. Si vous générez un MIF/HEX à partir du Intel® FPGA IP ALTPLL où le compteur C dépasse 512, le compteur C en cascade n’est pas pris en charge. Après la reconfiguration, vous pouvez constater que la fréquence d’horloge de sortie est incorrecte.

    Résolution

    Activez les paramètres de l’horloge de sortie Entrée dans le Intel® FPGA IP ALTPLL et ajustez manuellement les paramètres de l’horloge de sortie. Assurez-vous que le compteur C ne dépasse pas la valeur de 512 et que le paramètre interne n’injecte pas de compteur post-échelle en cascade avant de générer le fichier MIF/HEX comme le montre la Figure 1.

    Figure 1.

     

    En tant que alternative, la cascade de LP en mode normal ou direct via le réseau GCLK (Global Clock) peut être utilisée pour atteindre la fréquence d’horloge de sortie souhaitée.

    Produits associés

    Cet article concerne 11 produits

    FPGA Cyclone® IV
    FPGA Arria®
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    FPGA Arria® II GX
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    FPGA Cyclone®
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