Lorsque vous générez une fréquence d’horloge de sortie avec un compteur C dépassant 512, une cascade de compteurs post-échelle est implémentée. Si vous générez un MIF/HEX à partir du Intel® FPGA IP ALTPLL où le compteur C dépasse 512, le compteur C en cascade n’est pas pris en charge. Après la reconfiguration, vous pouvez constater que la fréquence d’horloge de sortie est incorrecte.
Activez les paramètres de l’horloge de sortie Entrée dans le Intel® FPGA IP ALTPLL et ajustez manuellement les paramètres de l’horloge de sortie. Assurez-vous que le compteur C ne dépasse pas la valeur de 512 et que le paramètre interne n’injecte pas de compteur post-échelle en cascade avant de générer le fichier MIF/HEX comme le montre la Figure 1.
Figure 1.
En tant que alternative, la cascade de LP en mode normal ou direct via le réseau GCLK (Global Clock) peut être utilisée pour atteindre la fréquence d’horloge de sortie souhaitée.