ID de l'article: 000074262 Type de contenu: Dépannage Dernière révision: 17/12/2021

Cette erreur s’affiche sur les périphériques Stratix® V et Arria® V lors de la connexion d’une horloge de sortie fPLL incorrectement configurée à un mode PLL externe externe configuré par IP PHY de l’émetteur-récepteur.

Environnement

    Intel® Quartus® Prime Standard Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Cette erreur s’affiche sur les périphériques Stratix® V et Arria® V lors de la connexion d’une horloge de sortie fPLL incorrectement configurée à un mode PLL externe externe configuré par IP PHY de l’émetteur-récepteur.

Message d’erreur :

Erreur : le paramètre « data_rate » du diviseur d’horloge est défini sur une valeur illégale de « xxxx.x Mbps » sur le nœud « native_phy_top:inst|altera_xcvr_native_sv:native_phy_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch : tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb'. Info : « xxx.x Mbit/s » est une valeur juridique

 

 

Résolution

Le fPLL doit être configuré pour que le fonctionnement soit correct, pour une fréquence deux fois supérieure à celle du débit de données PHY natif.

Produits associés

Cet article concerne 2 produits

FPGA Arria® V GX
FPGA Stratix® V GX

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