ID de l'article: 000074250 Type de contenu: Dépannage Dernière révision: 31/07/2020

Pourquoi les horloges de sortie de l’IOPLL Intel® FPGA IP ont-elles des déphasages incorrects par rapport à l’horloge de référence dans la simulation dans les Intel Arria® 10 et Intel Cyclone® 10 GX ?

Environnement

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP IOPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème avec le modèle de simulation généré par le logiciel Intel® Quartus® Prime, les horloges de sortie du Intel FPGA IP IOPLL peuvent avoir des déphasages incorrects par rapport à l’horloge de référence dans la simulation dans les Intel Arria® 10 et Intel® Cyclone® 10 GX.

Les horloges de sortie du matériel Intel FPGA IP IOPLL ont des déphasages corrects en fonction des paramètres de déphasage dans l’éditeur de paramètres IP.

Résolution

Effectuez une vérification matérielle lors de la vérification des déphasages des horloges de sortie de l’IOPLL Intel FPGA IP dans les Intel® Arria® 10 et Intel® Cyclone® 10 GX.

Produits associés

Cet article concerne 2 produits

FPGA Intel® Cyclone® 10
FPGA et FPGA SoC Intel® Arria® 10

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