ID de l'article: 000074223 Type de contenu: Dépannage Dernière révision: 01/05/2013

Latence additive non prise en charge pour le contrôleur mémoire dure HPS dans les périphériques SoC Arria V et Cyclone V

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Ce problème affecte les produits DDR2, DDR3 et LPDDR2.

    La latence additive n’est pas prise en charge pour le ciblage des interfaces le contrôleur mémoire dure HPS en Arria V ou Cyclone des périphériques HPS SoC V.

    Résolution

    Il n’y a pas de solution à ce problème.

    Ce problème sera résolu dans une version ultérieure.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Cyclone® V
    FPGA et FPGA SoC Arria® V

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    Avertissement

    1

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