ID de l'article: 000074182 Type de contenu: Dépannage Dernière révision: 10/10/2019

Quel est l’état des E/S à usage général (GPIO) après le chargement de l’image périphérique lorsque la configuration via le protocole (CvP) est utilisée dans les périphériques FPGA 10 Stratix® ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans les périphériques Stratix® 10 FPGA, lorsque la configuration via le protocole (CvP) est utilisée, l’état des E/S à usage général (GPIO) est tri-indiqué avec une faible traction après la réinitialisation sous tension (POR) et jusqu’à ce que l’image de base soit chargée. Une fois l’image de base chargée, l’état des GPIO sera conforme à la conception chargée.

Résolution

Ces informations sont disponibles à partir de la version 19.3 du Guide de l’utilisateur de la configuration via le protocole (CvP) de Stratix®la configuration via le protocole (CvP).

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Stratix® 10

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