Vous pouvez rencontrer ce problème de synthèse dans Stratix conceptions si vous disposez d’un processus ou toujours bloquer avec un ensemble asynchrone (aset, au moins un bit non zéro), ainsi qu’un charge synchrone (sload) ou synchrone clair (sclr). Si votre conception contient un ensemble ainsi qu’un signal de chargement ou de sclr, vous trouverez peut-être que le résultat de votre chargement ou de votre sclr est annulé. Par exemple, il est possible qu’un downcounter synchrone chargeable avec un signal prédéfini asynchrone présente cette panne. Comme les conceptions NIOS contiennent ces types de configurations logiques, il est possible que votre conception NIOS ne démarre pas correctement dans un périphérique Stratix.
Pour éviter ce problème, synthétisez votre conception à l’aide de fin septembre 2002 avec la version 2.1 SP1 du logiciel Quartus® II) ou une version ultérieure. Si la panne se produit dans votre propre code HDL (langage de description du matériel), vous pouvez contourner le problème dans l’étude Denstrum 2002c en évitant ces combinaisons spécifiques de signaux de contrôle synchrones et asynchrones pour Stratix. Utilisez un signal clair asynchrone (aclr) au lieu d’un ensemble, ou évitez de mélanger l’utilisation d’un ensemble avec un charge synchrone ou signal de contrôle clair.