ID de l'article: 000074150 Type de contenu: Dépannage Dernière révision: 29/06/2020

Pourquoi une sortie IP DCFIFO ne fonctionne-t-elle pas de manière incorrecte à la sortie « show-ahead » ou lors du premier fonctionnement en lecture après une réinitialisation par aclr dans le périphérique Intel® Stratix® 10 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison de la nature de l’IP DCFIFO dans Intel® Stratix® périphérique 10, il est possible que des données incorrectes soient observées au moment du spectacle avant ou lors de la première opération de lecture après une réinitialisation par aclr.  Ce symptôme n’est observé que lorsqu’une condition de la forme de l’aclr se produit entre la délation de l’aclr et la périphérie montante du rdclk .

    Résolution

    Utilisez le circuit Add pour synchroniser l’entrée « aclr » avec l’option « rdclk » de l’éditeur de paramètres FIFO, ou définissez le paramètre READ_ACLR_SYNCH sur ACTIVÉ.

    Voir également FIFO Synchronous Clear and Asynchronous Clear Effect of Intel® Stratix® 10 Embedded Memory User Guide version 2020.11.13 et ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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