ID de l'article: 000074101 Type de contenu: Dépannage Dernière révision: 15/08/2012

Pourquoi mon port multidimensionnel est-il divisé en ports un bit individuels dans la liste de netlist de simulation au niveau de la porte ?

Environnement

    Édition d'abonnement Intel® Quartus® II
    Simulation
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif En raison d’une limitation dans le logiciel Quartus® II, pour les conceptions écrites en AHDL avec Verilog HDL spécifiées comme format de netlist de simulation de sortie, les ports multidimensionnels sont divisés en ports un bit individuels dans la liste de netlist de sortie.
Résolution

Pour contourner cette limitation, génèrez votre netlist de simulation de sortie dans VHDL au lieu de Verilog HDL.

 

Produits associés

Cet article concerne 1 produits

Circuits programmables Intel®

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.