Pourquoi mon contrôleur de reconfiguration de l’émetteur-récepteur Intel® FPGA IP-il générer des avertissements HDL Verilog ?

En raison d’un problème dans les versions 12.1 et ultérieures du logiciel Quartus® II, vous pouvez voir les avertissements suivants pendant l’analyse et la synthèse lors de la compilation des conceptions contenant le contrôleur de reconfiguration de l’émetteur-récepteur Stratix® V Intel FPGA IP :

Avertissement (10268) : informations HDL Verilog à alt_xcvr_reconfig_soc.sv(169) : la construction toujours contient des affectations de blocage et de non blocage
Avertissement (10268) : informations HDL Verilog à alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302) : la construction toujours contient des affectations de blocage et de non blocage

Ces avertissements sont sûrs d’être ignorés. Si vous souhaitez éviter les avertissements, modifiez les fichiers générés par l’éditeur de paramètres pour modifier les affectations de blocage en devoirs de non blocage aux numéros de ligne indiqués.

Par exemple, la ligne

mgmt_ram_offset = {RAM_BITS{1\'b0}} ;

devrait être modifié pour

mgmt_ram_offset <= {RAM_BITS{1\'b0}};;

En outre, la ligne

ctrl_wdata = save_ctrl_reg13 ;

devrait être modifié pour

ctrl_wdata <= save_ctrl_reg13 ;

Ce problème est résolu dans la version 13.0 SP1 du logiciel Quartus II.