ID de l'article: 000074032 Type de contenu: Messages d'erreur Dernière révision: 13/12/2019

Erreur (10170) : erreur de syntaxe HDL Verilog à source.sv(7) près du texte : « XXX » ; expectative »)

Environnement

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 19.1 du logiciel Intel® Quartus® Prime Standard edition, vous observerez cette erreur lorsque vous utiliserez un typedef enum instantané dans un module doté d’un nettype explicite.

    Résolution

    Pour contourner ce problème, supprimez le nettype explicite de la définition du module. Si la source Verilog fait partie d’une bibliothèque et ne peut pas être modifiée, utilisez VERILOG_MACRO avec la déclaration Ifdef pour contenir le code Verilog géré par le logiciel Intel® Quartus® Prime Standard edition. Le nom du VERILOG_MACRO peut être défini dans le fichier de paramètres Intel Quartus(.qsf)avec la cession suivante :

    set_global_assignment nom VERILOG_MACRO « =1 »

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