ID de l'article: 000074014 Type de contenu: Dépannage Dernière révision: 02/11/2016

Pourquoi la phase d’horloge est-elle incorrecte dans mon MAX sortie de 10 PLL ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 16.0 du logiciel Quartus® Prime Standard, l’IP MAX® 10 ALTPLL avec réglage de décalage de phase montrera une valeur incorrecte dans le rapport d’horloge de TimeQuest Timing Analyzer.

    Résolution

    Ce problème a été résolu dans la version 16.0 Mise à jour 2 du logiciel Quartus Prime Standard edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.