ID de l'article: 000074004 Type de contenu: Dépannage Dernière révision: 04/07/2016

Pourquoi est-flashsm_reset signalé comme une horloge sans contrainte dans l’IP PFL ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • Pilote de logiciel parallèle Fast Passive MicroBlaster™
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’une limitation du logiciel Intel® Quartus® Prime, vous pouvez voir flashsm_reset signalé comme une horloge sans contrainte. Cela se produit lorsque vous instanciez l’IP du chargeur Flash parallèle (PFL) dans un périphérique Intel® MAX® 10.

    Résolution

    flashsm_reset n’est pas une horloge, il est donc prudent d’ignorer cet avertissement.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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