ID de l'article: 000073994 Type de contenu: Dépannage Dernière révision: 17/09/2018

Pourquoi le signal d’état occupé d’étalonnage n’est-il pas signalé après que le recalibrage de l’utilisateur est activé pour Intel® Stratix® périphérique 10 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que l’état d’occupation de l’étalonnage soit indiqué lors de l’étalonnage de l’utilisateur pour Intel® Stratix® périphérique 10.

     

     

    Résolution

    Lors du recalibrage par l’utilisateur avec l’interface de reconfiguration, si le signal de reconfig_write est tiré haut pour plusieurs cycles d’horloge après l’affirmation de la reconfig_waitrequest, l’indicateur de veille de calibrage, qui est soit tx_cal_busy, rx_cal_busy ou pll_cal_busy, ne sera pas identifié ultérieurement. Ensuite, il mène au décrochage de l’émetteur-récepteur.

    Suivez la forme d’ondes de l’écriture jusqu’à l’interface de reconfiguration dans Intel® Stratix® guide de l’utilisateur 10 L et H-Tile ; le reconfig_write ne doit être élevé qu’à un seul cycle d’horloge lors de chaque processus d’écriture après l’affirmation de la reconfig_waitrequest.

    Si vous souhaitez utiliser l’étalonnage pour activer les registres, veuillez respecter les règles strictement pour éviter un calibrage inattendu des indicateurs occupés.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA Intel® Stratix® 10 GX

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.