ID de l'article: 000073972 Type de contenu: Dépannage Dernière révision: 26/01/2018

Info: mypll.xcvr_atx_pll_s10_htile_0: La valeur actuelle « GX clock output buffer » pour le paramètre « Primary PLL clock output buffer » (primary_pll_buffer) n’est pas valide.

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® Stratix® 10 IP émetteur-récepteur L-Tile H-Tile ATX PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le message suivant peut s’afficher dans le volet de message de l’éditeur de paramètres ATX PLL IP Stratix® 10 L-Tile ou H-Tile lors de la configuration de votre PLL pour une reconfiguration dynamique entre les modes GX et GXT à l’aide de la fonction de profils de configuration.

Info: mypll.xcvr_atx_pll_s10_htile_0: La valeur actuelle « GX clock output buffer » pour le paramètre « Primary PLL clock output buffer » (primary_pll_buffer) n’est pas valide. Les valeurs valides possibles sont : « GXT clock output buffer ».

Résolution

Le message indique que le mode de mémoire tampon de sortie de l’horloge GX n’est pas valide, mais qu’il est de couleur verte, ce qui indique qu’il est valide.

Le message fait référence au mode de tampon de sortie pour la configuration inactive et peut être ignoré en toute sécurité.

Produits associés

Cet article concerne 2 produits

FPGA et FPGA SoC Intel® Stratix® 10
Circuits programmables Intel®

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