Quelle que soit l’activation ou la désactivation de 100Ohm sur la terminaison d’entrée de la puce pour les E/S LVDS dans les broches d’entrée d’horloge dédiées du périphérique STRATIX 10 ES2, la forme d’ondes de test sera la même qu’elle est activée. La résiliation des entrées LVDS par QSF ou l’éditeur de devoirs ne peut pas fonctionner de manière actully.
Les paramètres QSF sont les suivants :
#To l’éteindre :
set_instance_assignment -nom INPUT_TERMINATION DÉSACTIVÉ -à CLK_MPLL_FPGA_PL_REFCLK -entité termination_test
set_instance_assignment -nom INPUT_TERMINATION DÉSACTIVÉ -à CLK_MPLL_FPGA_PS_REFCLK -entité termination_test
#To l’activer :
set_instance_assignment -nom INPUT_TERMINATION DIFFERENTIAL -à CLK_MPLL_FPGA_PL_REFCLK -entité termination_test
set_instance_assignment -nom INPUT_TERMINATION DIFFERENTIAL -à CLK_MPLL_FPGA_PS_REFCLK -entité termination_test
Il est identifié que le logiciel paramètre toujours Rd_termination sur ACTIVÉ, quelle que soit la direction de la mémoire tampon. Il est plus raisonnable que Rd_termination puisse être allumée et désactivée lorsque la norme D/S LVDS est utilisée pour le signal d’entrée.
Nous corrigerons le problème dans Quartus prime® version 18.1.
Et pour Quartus prime® version 17.1.2 et 18.0, un correctif sera fourni pour résoudre ce problème.