ID de l'article: 000073951 Type de contenu: Dépannage Dernière révision: 12/08/2021

Pourquoi la fréquence d’horloge de l’emac* Cyclone® V HPS EMAC* _tx_clk exportée vers la structure FPGA indiquée comme 100 MHz dans l’analyse de synchronisation ?

Environnement

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® Prime Starndard Edition version 20.1 et antérieure, vous pouvez trouver que la fréquence d’horloge GMII est de 100 Mhz lors de l’activation de HPS EMAC et l’acheminer vers FPGA dans Cyclone® V SoC.

    Résolution

    Pour contourner ce problème dans le Cyclone® V SoC HPS, vous devez corriger la période de emac*_tx_clk de 10ns à 8ns dans cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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