En raison d’un problème dans la version 20.1 du logiciel Intel® Quartus® Prime Starndard Edition et versions antérieures, vous pouvez trouver que la fréquence d’horloge GMII est de 100 Mhz lors de l’activation du HPS EMAC et l’acheminer vers FPGA dans Cyclone® SoC V.
Pour contourner ce problème dans le HPS SoC V Cyclone®, vous devez corriger la période d’emac* _tx_clk de 10 ns à 8 ns dans cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.