ID de l'article: 000073951 Type de contenu: Dépannage Dernière révision: 12/08/2021

Pourquoi la fréquence d’horloge de l’Cyclone® V HPS EMAC emac* _tx_clk exportée vers la structure FPGA dont l’analyse de synchronisation s’affiche comme 100 Mhz ?

Environnement

  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 20.1 du logiciel Intel® Quartus® Prime Starndard Edition et versions antérieures, vous pouvez trouver que la fréquence d’horloge GMII est de 100 Mhz lors de l’activation du HPS EMAC et l’acheminer vers FPGA dans Cyclone® SoC V.

    Résolution

    Pour contourner ce problème dans le HPS SoC V Cyclone®, vous devez corriger la période d’emac* _tx_clk de 10 ns à 8 ns dans cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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