ID de l'article: 000073919 Type de contenu: Information et documentation de produit Dernière révision: 20/05/2021

Combien de Intel FPGA IP de contrôle de l’horloge pour le muxing d’entrée d’horloge est disponible dans un périphérique Intel® Stratix® 10 ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il n’existe pas de numéro maximal de suppression de l’Intel® FPGA IP de contrôle de l’horloge pour le muxing d’entrée d’horloge dans un périphérique Intel® Stratix® 10.
    Contrairement à l’IP ALTCLKCRTL (Clock Control Block) des périphériques Intel® FPGA précédents, le Intel® FPGA IP de contrôle de l’horloge est constitué d’un élément logique lorsque l’IP est utilisée pour le muxing d’entrée d’horloge sans option de gating d’horloge ou de division de sortie. Le nombre maximum dépend donc de l’utilisation des appareils et de la complexité de la conception.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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