ID de l'article: 000073880 Type de contenu: Dépannage Dernière révision: 06/06/2019

Quelle est la tolérance au timing de la période d’horloge TX_CLK RGMII dans Arria® fiche technique du périphérique V ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la fiche technique du périphérique Arria® V, la valeur min/max pour la période TX_CLK n’est pas fournie dans le tableau des caractéristiques de synchronisation Ethernet Media Access Controller (EMAC) dans la section spécifications hpS.

    Résolution

    Les spécifications Tclk Min/Max sont ci-dessous comme référence.

    Symbole

    Description

    Min

    Typ

    Max

    Unité

    Tclk(1000Base-T)

    TX_CLK période d’horloge

    7.2

    8.0

    8.8

    Ns

    Ce problème devrait être résolu dans une prochaine version de la fiche technique du périphérique Cyclone® V/Arria® V.

    Produits associés

    Cet article concerne 2 produits

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.