ID de l'article: 000073870 Type de contenu: Dépannage Dernière révision: 15/03/2019

Pourquoi le calibrage EMIF est-il suspendu lorsqu’une Intel® Arria® 10 interfaces IP de mémoire externe IP et une IP Intel Arria 10 PHYLite sont placées sur la même colonne d’E/S ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® Stratix® 10 IP PHY Lite pour interfaces parallèles
    FPGA Intel® Arria® 10 IP pour interfaces de mémoire externe
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que le signal local_cal_fail et le signal local_cal_success ne s’affirment pas haut après l’étalonnage EMIF lorsqu’une IP EMIF Intel® Arria® 10 et une IP PHYLite Intel Arria 10 avec reconfiguration dynamique activée sont placées sur la même colonne d’E/S.

Résolution

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

Produits associés

Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Arria® 10

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.