En raison d’un problème dans le Intel Agilex guide® de l’utilisateur UG-20216 (UG-20216) de 7 FPGA version 2021.06.21, la carte des adresses des compteurs C1-C7 du tableau 18 est incorrecte.
Par conséquent, si vous suivez la carte d’adresse du tableau 18, les horloges de sortie IOPLL ne donnent pas les horloges correctes comme prévu.
Pour contourner ce problème, suivez le paramètre d’adresse et le mappage C du compteur comme indiqué dans le tableau suivant.
Horloge de sortie |
Compteur C |
Nombre élevé |
Faible nombre |
Activer les contournements |
Divison impair |
outclock0 |
C1 |
00011111 |
00100010 |
00100000 |
00100001 |
outclock1 |
C2 |
00100011 |
00100110 |
00100100 |
00100101 |
outclock2 |
C3 |
00100111 |
00101010 |
00101000 |
00101001 |
outclock3 |
C4 |
00101011 |
00101110 |
00101100 |
00101101 |
outclock4 |
C5 |
00101111 |
00110010 |
00110000 |
00110001 |
outclock5 |
C6 |
00110011 |
00110110 |
00110100 |
00110101 |
outclock6 |
C7 |
00110111 |
00111010 |
00111000 |
00111001 |
Ce problème est résolu à partir de la version du guide de l’utilisateur Intel Agilex® 7 FPGA et de l’horloge PLL version 2022.11.09.