ID de l'article: 000073811 Type de contenu: Dépannage Dernière révision: 19/08/2015

Lorsque j’utilise le cœur IP PCI Express Arria 10 en mode Avalon-ST, pourquoi vois-je une latence d’horloge 1 entre les sorties tx_cred_fc_sel et tx_cred_hdr_fc/tx_cred_data_fc en simulation, mais une latence d’horloge 2 dans le matériel ré...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Lorsque vous utilisez le Arria® 10 HIP pour PCI Express® en mode Avalon®-ST, vous pouvez constater une différence de latence entre la simulation et le matériel. Ce comportement est dû à un problème dans le logiciel Quartus® II.  Le comportement correct est celui constaté dans le matériel, qui est de 2 pld_clk cycles de retard entre leasseur de tx_cred_fc_selet l’apparence des données de réponse des cœurs sur tx_cred_hdr_fcEttx_cred_data_fc.
    Résolution

    Pour contourner ce problème, ajoutez un petit retard au tx_cred_fc_sel signal dans votre testbench.  Par exemple :

    assigner n° 1 tx_cred_fc_sel au cœur = tx_cred_fc_sel ;

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

    Produits associés

    Cet article concerne 3 produits

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 GX

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.