ID de l'article: 000073802 Type de contenu: Dépannage Dernière révision: 27/09/2011

Cmu_pll_inclock_period incorrect dans les conceptions GX et Arria Stratix II

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Pour les variantes RapidIO qui utilisent les émetteurs-récepteurs haut débit sur un périphérique Stratix II GX ou Arria GX, la valeur de l’émetteur-récepteur cmu_pll_inclock_period est configuré incorrectement.

    La simulation et la compilation échouent pour les configurations affectées.

    Résolution

    Dans le fichier <nom d’instance RapidIO>_riophy_gxb.v, dans la cession au alt2gxb_component.cmu_pll_inclock_period signal, attribuer la fréquence de10 6/< pll_inclk > à la place de la valeur incorrecte.

    Pour propager la modification au modèle de simulation fonctionnelle IP, le modèle à la quartus_map commande. Reportez-vous à la solution de contournement pour l’erratum « Le testbench de démonstration peut tomber en panne pour certaines variantes de RapidIO » les options de ligne de commande appropriées.

    Ce problème sera résolu dans une version ultérieure du RapidIO Fonction MegaCore.

    Produits associés

    Cet article concerne 2 produits

    FPGA Stratix® II
    FPGA Arria® GX

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