La sélection de VHDL pour QDR II et QDR II SRAM Controller avec UniPHY ou RLDRAM II Controller avec UniPHY donne un cœur IP HDL Verilog

Le cœur IP DisplayPort n’indique pas le signal rx_vid_locked pour les conceptions dans Mode RBR. Le récepteur ne montre aucune donnée.

Vous ne pourrez pas tester votre conception en mode RBR en simulation. La simulation le test peut être expiré après un certain temps.

Pour générer un cœur IP VHDL, procédez comme suit :

1. Dans un éditeur de texte ouvert < répertoireQuartus II>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl. �
2. Rechercher la chaîne LANGUAGE » qui s’affiche dans le code suivant : append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]«
3. Changez cette ligne au code suivant : append param_str ",LANGUAGE=vhdl"�
4. Continuez à rechercher la prochaine apparition de la chaîne LANGUAGE« » qui apparaît dans le code suivant :if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. Commentez la if ligne, la else ligne, et le bloc de code dans la section conditionnel afin que le code dans le « else bloc » s’exécute toujours, semblable à celui code suivant :# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. Utilisez l’interface MegaWizard pour générer une interface UniPHY cœur IP.

Pour générer un cœur IP HdL Verilog, restaurez le fichier original altera_uniphy_qdrii_hw.tcl.