Livre blanc de présentation de l’erratum de code conditionnel de saut pour les processeurs Intel®
Type de contenu: Information et documentation de produit | ID de l'article: 000055650 | Dernière révision: 30/01/2025
Base de connaissances pour l’assistance
À partir de la deuxième génération de processeurs Intel® Core™ et des processeurs Intel® Xeon® série E3-1200 (anciennement nom de code Sandy Bridge) et des familles de processeurs ultérieures, la microarchitecture Intel® introduit une structure microarchitecturale appelée ICache décodé (également appelée tampon de streaming décodé ou DSB).
L’ICache décodé cache des instructions décodées, appelées micro-ops (μops), sortant du pipeline de décodage existant. La prochaine fois que le processeur accède au même code, l’ICache décodé fournit directement μops, accélérant ainsi l’exécution du programme.
Dans certains processeurs Intel®, il y a un erratum (SKX102) qui peut se produire dans des conditions microarchitecturales complexes impliquant des instructions de saut qui s’étendent sur des limites de 64 octets (lignes de cache croisées). Une mise à jour du microcode (MCU) peut empêcher cet erratum.
Pour plus d’informations sur cet erratum, notamment sur la façon d’obtenir le microcontrôleur et une liste des familles de processeurs/séries de numéros de processeurs, consultez le livre blanc Atténuations for Jump Conditional Code Erratum (PDF) novembre 2019 
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