Cet exemple décrit une conception d’adder/sous-secteur d’entrée paramétrée dans VHDL. L’unité de conception multiplexes ajoute et soustraction les opérations avec une entrée addnsub . Les outils de synthèse détectent les unités d’ajout et de soustraction du code HDL qui partagent les entrées et dont les sorties sont multiplexées par un signal commun. Les inférateurs logiciels lpm_addsub mégafunction pour ces conceptions d’extension/soustraction.
Téléchargez les fichiers utilisés dans cet exemple :
Tableau 1. Liste des ports d’extension/sous-secteur
Nom du port |
Type |
Description |
---|---|---|
a[4:0], b[4:0] |
Entrée |
Entrées de données 4 bits pour l’addeur/sous-secteur |
addnsub |
Entrée |
Entrée de multiplexage pour les opérations d’ajout et de soustraction |
résultat[5.0] |
Sortie |
Sortie 5 bits avec portage/sortie 1 bit |