état
Launched
Date de lancement
Q2'21
Lithographie
10 nm

Ressources

Éléments logiques (EL)
1918975
Modules logiques adaptatifs (ALM)
650500
Registres du module logique adaptatif (ALM)
2602000
Boucles de structure et d'E/S à phase asservie (PLL)
15
Mémoire embarquée maximale
204 Mb
Blocs DSP (Digital Signal Processing)
1354
Format DSP (Digital Signal Processing)
Fixed Point (hard IP), Floating Point (hard IP), Multiply, Multiply and Accumulate, Variable Precision
Système processeur matériel (HPS)
Quad-core 64 bit Arm* Cortex*-A53
Blocs cryptographiques durs
2
Contrôleurs de mémoire matériels
Oui
Interfaces de mémoire externes (EMIF)
DDR4, QDR IV

Configuration E/S

Nombre maximal d'E/S utilisateur
480
Prise en charge des normes d'E/S
1.2 V LVCMOS, 1.8 V LVCMOS, SSTL, POD, HSTL, HSUL, Differential SSTL, Differential POD, Differential HSTL, Differential HSUL, True Differential Signaling
Nbre maximal de paires LVDS
240
Nombre maximal d'émetteurs-récepteurs sans retour à zéro (NRZ, Non-Return to Zero)
16
Débit de données maximal sans retour à zéro (NRZ)
58 Gbps
Nombre maximal d'émetteurs-récepteurs à modulation d'impulsions en amplitude (PAM4, Pulse-Amplitude Modulation)
12
Débit de données maximal à modulation d'impulsions en amplitude (PAM4)
116 Gbps
IP matérielle de protocole d'émetteur-récepteur
CXL, PCIe Gen4, PCIe Gen5, 10/25/50/100/200/400G Ethernet

Technologies avancées

Hyper-registres
Oui
Sécurité du flux binaire des FPGA
Oui

Spécifications du package

Options de packages
R1805A

Infos supplémentaires