Collection de produits
état
Launched
Date de lancement
Q1'18
Lithographie
14 nm

Ressources

Éléments logiques (EL)
378000
Modules logiques adaptatifs (ALM)
128160
Registres du module logique adaptatif (ALM)
512640
Boucles de structure et d'E/S à phase asservie (PLL)
8
Mémoire embarquée maximale
32 Mb
Blocs DSP (Digital Signal Processing)
648
Format DSP (Digital Signal Processing)
Multiply and Accumulate, Variable Precision, Fixed Point (hard IP), Floating Point (hard IP)
Système processeur matériel (HPS)
Quad-core 64-bit ARM* Cortex*-A53
Contrôleurs de mémoire matériels
Oui
Interfaces de mémoire externes (EMIF)
DDR4, DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM II, RLDRAM 3, HMC, MoSys

Configuration E/S

Nombre maximal d'E/S utilisateur
392
Prise en charge des normes d'E/S
3.0 V to 3.3 V LVTTL, 1.2 V to 3.3V LVCMOS, SSTL, POD, HSTL, HSUL, Differential SSTL, Differential POD, Differential HSTL, Differential HSUL, LVDS, Mini-LVDS, RSDS, LVPECL
Nbre maximal de paires LVDS
192
Nombre maximal d'émetteurs-récepteurs sans retour à zéro (NRZ, Non-Return to Zero)
24
Débit de données maximal sans retour à zéro (NRZ)
28.9 Gbps
Nombre maximal d'émetteurs-récepteurs à modulation d'impulsions en amplitude (PAM4, Pulse-Amplitude Modulation)
12
Débit de données maximal à modulation d'impulsions en amplitude (PAM4)
57.8 Gbps
IP matérielle de protocole d'émetteur-récepteur
10/25/100G Ethernet

Technologies avancées

Hyper-registres
Oui
Sécurité du flux binaire des FPGA
Oui

Spécifications du package

Options de packages
F1152

Infos supplémentaires