FPGA et FGPA Soc Intel® Stratix® 10

Les FPGA SoC et FPGA Intel® Stratix® 10 offrent des avantages innovants en termes de performances, d'efficacité énergétique, de densité et d'intégration de systèmes. Équipés de l'architecture FPGA Intel® Hyperflex™ révolutionnaire et élaborés en combinant la technologie EMIB (Embedded Multi-Die Interconnect Bridge) brevetée d'Intel, le bus d'interface avancé (AIB) et un portefeuille croissant de chiplets, les dispositifs Intel® Stratix® 10 offrent des gains de performance jusqu'à 2 fois supérieurs aux FPGA hautes performances de la génération précédente¹.

Voir aussi : Logiciel de conception pour FPGA, boutique de conception, téléchargements, communauté et assistance technique

FPGA et FGPA Soc Intel® Stratix® 10

Architecture FPGA Intel® Hyperflex™

Pour relever les défis posés par les systèmes de nouvelle génération, les FPGA et les SoC Intel® Stratix® 10 sont équipés de la nouvelle architecture FPGA Intel® Hyperflex™ qui offre des performances de fréquence d'horloge deux fois supérieures et consomme jusqu'à 70 % d'énergie en moins par rapport à la génération précédente de FPGA².

Avantages

Tirez parti des performances de fréquence d'horloge de base 2X pour obtenir des percées en matière de débit.

Utilisez des fréquences d'horloge plus rapides pour réduire les largeurs de bus et réduire la taille de la propriété intellectuelle (IP), libérant ainsi des ressources FPGA supplémentaires pour ajouter de plus grandes fonctionnalités.

Utilisez une taille IP réduite, rendue possible par l'architecture FPGA Intel® Hyperflex™, pour consolider les conceptions couvrant plusieurs appareils en un seul appareil, réduisant ainsi la consommation d'énergie jusqu'à 70 % par rapport aux appareils de la génération précédente.

Améliorez les performances avec moins de congestion de routage et moins d'itérations de conception à l'aide d'outils de conception Hyper-Aware.

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L'architecture FPGA Intel® Hyperflex™ introduit des registres passables supplémentaires partout dans la structure FPGA. Ces registres supplémentaires, appelés hyper-registres, sont disponibles sur chaque segment de routage d'interconnexion et aux entrées de tous les blocs fonctionnels. Les hyper-registres permettent trois techniques de conception clés pour atteindre l'augmentation des performances du cœur par 2 :

Hyper-Retiming à grain fin pour éliminer les chemins critiques.
Hyper-Pipelining sans latence pour éliminer les retards de routage.
Hyper-optimisation flexible pour obtenir les meilleures performances.

Lorsque vous utilisez ces techniques dans votre conception, les outils de conception Hyper-Aware utilisent automatiquement les Hyper-Registres pour atteindre une fréquence d'horloge centrale maximale.

Architecture FPGA Intel® Hyperflex™ dans les appareils Intel® Stratix® 10

Découvrez comment les innovations de l'architecture FPGA Intel® Hyperflex™ aident les concepteurs à atteindre leurs objectifs de performances.

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Découvrez comment les innovations logicielles de conception de l'architecture FPGA Intel® Hyperflex™ réduisent les itérations de conception et augmentent la productivité des concepteurs pour une mise sur le marché rapide.

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Optimisez les conceptions avec l'architecture FPGA Intel® Hyperflex™

L'architecture FPGA Intel® Hyperflex™ permet trois techniques de conception clés pour atteindre des performances 2X : Hyper-Retiming, Hyper-Pipelining et Hyper-Optimization. Lisez le Manuel de conception hautes performances des appareils Intel® Stratix® 10 pour savoir comment combiner ces techniques d'optimisation des performances pour obtenir les fréquences d'horloge les plus élevées dans les appareils Intel® Stratix® 10.

Téléchargez le manuel de conception hautes performances Intel® Stratix® 10 ›

Commencez à concevoir avec l'architecture FPGA Intel® Hyperflex™ dès aujourd'hui

L'architecture FPGA Intel® Hyperflex™ exploite le flux de conception Hyper-Aware. Ce flux intègre la fonction innovante Fast Forward Compile qui permet aux concepteurs d'effectuer une exploration rapide des performances de conception et d'atteindre des niveaux de performance révolutionnaires.

La fonctionnalité Fast Forward Compile est disponible dès aujourd'hui, vous pouvez donc commencer à concevoir avec l'architecture FPGA Intel® Hyperflex™ pour les appareils Intel® Stratix® 10. Contactez votre représentant commercial pour obtenir une licence.

Contactez votre représentant commercial local pour évaluer la fonctionnalité Fast Forward Compile.

Regardez la vidéo de démonstration de la fonction Fast Forward Compile

Regardez cette vidéo de démonstration sur la fonctionnalité Fast Forward Compile pour les conceptions d'appareils Intel® Stratix® 10. Cette vidéo vous montre comment la fonctionnalité Fast Forward Compile offre des capacités d'exploration de performances innovantes et met en œuvre les trois optimisations de conception clés pour l'architecture FPGA Intel® Hyperflex™, notamment :

Comment contourner les restrictions de resynchronisation pour activer l'Hyper-Retiming.
Comment optimiser les conceptions pour mettre en œuvre l'Hyper-Pipelining.
Comment identifier et surmonter les goulots d'étranglement des performances pour l'hyper-optimisation.

Trouvez une formation sur l'architecture FPGA Intel® Hyperflex™

Intel propose des formations dirigées par un instructeur et des cours de formation en ligne couvrant les techniques d'optimisation de la conception pour extraire les performances maximales de votre conception à l'aide de l'architecture FPGA Intel® Hyperflex™.

Intégration système 3D hétérogène dans le package

Les FPGA et SoC Intel® Stratix® 10 s'appuient sur la technologie hétérogène de système en boîtier (SiP) 3D pour intégrer une structure centrale FPGA monolithique avec des tuiles d'émetteur-récepteur SiP 3D et d'autres composants avancés dans un seul boîtier.

Lire le livre blanc sur l'activation des plateformes de nouvelle génération à l'aide du livre blanc sur la technologie 3D System-in-Package d'Intel (PDF) ›

Solutions évolutives et flexibles

L'intégration SiP 3D hétérogène permet une voie évolutive et flexible pour fournir plusieurs variantes de produits qui mélangent efficacement les fonctionnalités et/ou les nœuds de processus dans un seul package.

Mélange des fonctionnalités et des nœuds de processus

L'intégration SiP 3D hétérogène offre un certain nombre d'avantages majeurs au niveau du système, notamment :

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En savoir plus sur l'intégration SiP 3D hétérogène

Téléchargez ce livre blanc pour en savoir plus sur la manière dont les FPGA et les FPGA SoC Intel® Stratix® 10 tirent parti de l'intégration SiP 3D hétérogène pour offrir des performances, une puissance et des percées en matière de facteur de forme tout en offrant une évolutivité et une flexibilité accrues. En outre, découvrez comment la technologie Intel EMIB offre une solution supérieure pour l'intégration multi-puces.

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Technologie de conditionnement Intel EMIB pour les appareils Intel® Stratix® 10

La technologie brevetée Embedded Multi-Die Interconnect Bridge (EMIB) d'Intel permet une intégration efficace dans le boîtier des composants critiques du système, tels que l'analogique, la mémoire, les ASIC, le processeur, etc. La technologie EMIB offre un flux de fabrication plus simple, par rapport aux autres technologies d'intégration intégrées. De plus, grâce à EMIB, il n'est plus nécessaire d'utiliser des vias en silicium (TSV) et du silicium d'interposition spécialisé, ce qui permet d'obtenir une solution qui offre des performances plus élevées, moins de complexité et une intégrité supérieure du signal et de l'alimentation. EMIB utilise une petite puce de silicium intégrée dans le substrat pour fournir une interconnexion ultra-haute densité entre les puces. L'assemblage standard Flip Chip connecte l'alimentation et les signaux de l'utilisateur de la puce aux billes du boîtier. Cette approche minimise les interférences dues au bruit de commutation du noyau et à la diaphonie pour offrir une intégrité supérieure du signal et de l'alimentation.

Pour plus de détails sur la mise en œuvre spécifique de cette technologie sur la future famille d'appareils Intel® Stratix® 10, consultez la section Émetteurs-récepteurs.

Émetteurs-récepteurs

Les FPGA et les FPGA SoC Intel® Stratix® 10 offrent une nouvelle ère de technologie d'émetteur-récepteur avec l'introduction d'émetteurs-récepteurs 3D hétérogènes innovants de type système en boîtier (SiP). Les tuiles d'émetteur-récepteur sont combinées à une structure de base programmable monolithique utilisant l'intégration du système dans le boîtier pour répondre aux demandes croissantes de bande passante du système dans pratiquement tous les segments de marché. Les tuiles d'émetteur-récepteur permettent le plus grand nombre de canaux d'émetteur-récepteur FPGA sans sacrifier la facilité d'utilisation.

Caractéristiques	Variantes de tuiles d'émetteur-récepteur
	Tuile en L (17,4 G) PCIe* Gen3x16	Tuile H (28,3 G) PCIe* Gen3x16	Tuile E (30G/58G) 4x100GE	Tuile P (16G) Intel® UPI (Ultra Path Interconnect) ou PCIe* Gen4x16
Variantes du dispositif Intel® Stratix® 10	GX, SX	GX, SX, TX, MX	TX, MX	DX
Nombre maximal d'émetteurs-récepteurs par tuile*	24	24	24	20
Débits de données puce à puce maximum (NRZ/PAM4)	17,4 Gbit/s-	28,3 Gbit/s-	28,9 Gbit/s /57,8 Gbit/s	16 GT/s/-
Débits de données maximum du fond de panier (NRZ/PAM4)	12,5 Gbit/s-	28,3 Gbit/s-	28,9 Gbit/s /57,8 Gbit/s	16 GT/s/-
Perte d'insertion au débit de données maximal	Jusqu'à 18 dB	Jusqu'à 30 dB	Jusqu'à 35 dB	Reportez-vous aux spécifications et conditions PCIe* Gen4 et UPI
IP dur	PCIe* Gen1, 2 et 3 avec prise en charge des voies x1, x4, x8 et x16 Code d'incendie 10G FEC IP dur	PCIe* Gen1, 2 et 3 avec voies x1, x4, x8 et x16 SR-IOV avec 4 fonctions physiques et Fonctions virtuelles 2K Code d'incendie 10G FEC IP dur	MAC 10/25/100 GbE avec RS-FEC et KP-FEC	Intel® UPI (Ultra Path Interconnect) PCIe* Gen1, 2 et 3 avec voies x1, x4, x8 et x16 SR-IOV avec 8 fonctions physiques 2048 fonctions virtuelles Prise en charge de la bifurcation des ports pour le point de terminaison 2x8 ou le port racine 4x4 Fonctionnalités de contournement de la couche de transaction (TL) Configuration via l'initialisation du protocole (CvP) Mode autonome VirtIO IOV évolutif Mémoire virtuelle partagée
*Veuillez vous reporter aux tableaux de produits des appareils Intel® Stratix® 10 pour connaître le nombre exact d'émetteurs-récepteurs disponibles dans une combinaison d'appareils et de packages.

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Avantages SiP 3D hétérogènes

Les appareils Intel® Stratix® 10 GX et SX prennent en charge des débits de données jusqu'à 28,3 Gbit/s, ce qui permet les protocoles courants.
Les appareils Intel® Stratix® 10 TX et MX prennent en charge des débits de données allant jusqu'à 57,8 Gbit/s PAM4, permettant les protocoles courants et futurs, notamment la prise en charge de PAM4.
Les appareils Intel® Stratix® 10 DX prennent en charge des débits de données PCIe* jusqu'à 16 GT/s par voie et des débits de données UPI jusqu'à 11,2 GT/s, permettant une connexion standard et cohérente au futur processeur évolutif Intel® Xeon®.

Jusqu'à 144 canaux en duplex intégral.
Jusqu'à 6 instances de PCI Express* (PCIe*) Gen3 avec x16 IP matérielle.
Jusqu'à 4 instances de PCI Express* (PCIe*) Gen4 avec IP dur x16 (tuile P).
Jusqu'à 3 instances d'IP matérielle Intel® Ultra Path Interconnect (Intel® UPI).
Prise en charge IP matérielle : 100GE MAC et PHY, RS-FEC.

Quatre tuiles d'émetteur-récepteur différentes capables de répondre aux besoins des exigences de protocole actuelles et futures.
Les émetteurs-récepteurs en mode bimode permettent la commutation entre les schémas de modulation PAM4 et NRZ.
Jusqu'à 16 Go de mémoire DRAM HBM2 intégrée à 512 Gbit/s.

L'égalisation linéaire temporelle continue adaptative (CTLE) et l'égalisation de retour de décision adaptative (DFE) répondent aux besoins des applications à longue portée.
Moteur d'étalonnage de l'intégrité du signal de précision (PreSICE)
Sous-couche de codage physique (PCS) et attachement de support physique (PMA) avec capacités de reconfiguration dynamique.

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Interconnexion avec les processeurs, les ASIC et les ASSP

Ciblant les applications d'accélération hautes performances, de plus en plus utilisées sur les marchés des centres de données, des réseaux, du cloud computing et des tests et mesures, les FPGA Intel® Stratix® 10 DX disposent de blocs de propriété intellectuelle matériels et logiciels prenant en charge les interfaces UPI et PCIe* Gen4.

Une interface cohérente à faible latence et hautes performances est obtenue lors de la connexion du FPGA à certains processeurs évolutifs Intel® Xeon® via Intel® Ultra Path Interconnect (Intel® UPI), tandis que l'interface non cohérente tire parti de n'importe quel appareil PCI Express* (PCIe* ) Gen4 compatible.

Caractéristiques détaillées de la solution d'interconnexion Intel® Stratix® 10 FPGA et SoC :

Blocs de propriété intellectuelle Intel UPI durs dans les appareils Intel® Stratix® 10, prenant en charge l'agent de cache et l'IP logicielle de l'agent domestique.
Blocs de propriété intellectuelle durs PCI Express Gen4 x16, avec des fonctionnalités telles que les modes de bifurcation de point de terminaison et de port racine, prise en charge de la virtualisation pour la virtualisation d'E/S à racine unique (SR-IOV), périphérique d'E/S virtuel (VIRTIO), Intel® Scalable I/ O Virtualisation (Intel® Scalable IOV) et mode de contournement de la couche transactionnelle.

Interfaces de mémoire externe

Les périphériques Intel® Stratix® 10 prennent en charge l'interface mémoire, notamment les interfaces série et parallèle.

Interfaces mémoire parallèles

Les dispositifs Intel® Stratix® 10 offrent une prise en charge de la mémoire parallèle jusqu'à 2 666 Mbit/s pour la SDRAM DDR4 ainsi que d'une large gamme d'autres protocoles indiqués ci-dessous.

Le contrôleur de mémoire dure offre des performances élevées à faible consommation, notamment la prise en charge de :
- DDR4.
- DDR3 / DDR3L.
- LPDDR3.
La prise en charge des contrôleurs logiciels offre la flexibilité nécessaire pour prendre en charge une large gamme de normes d'interface mémoire, notamment :
- RLDRAM 3.
- QDR II+ / QDR II + Xtreme / QDR IV.
- Sélectionnez la mémoire persistante Intel® Optane™ DC.

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Page Solutions de prise en charge d'interface de mémoire externe

Gestionnaire d'appareils sécurisé

La famille d'appareils Intel® Stratix® 10 introduit un nouveau Secure Device Manager (SDM) disponible dans toutes les densités et variantes de la famille d'appareils. Servant de centre de commande central pour l'ensemble du FPGA, le Secure Device Manager contrôle les opérations clés, telles que la configuration, la sécurité des appareils, les réponses à un événement unique (SEU) et la gestion de l'alimentation. Le Secure Device Manager crée un système de gestion unifié et sécurisé pour l'ensemble de l'appareil, notamment la structure FPGA, le système de processeur dur (HPS) dans les SoC, les blocs IP durs intégrés et les blocs d'E/S.

Lire le Guide de l'utilisateur de la sécurité des appareils Intel® Stratix®

Principaux services fournis par le SDM

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Principaux avantages du gestionnaire de périphériques sécurisés

Avec une configuration de gestion de processeur dédiée, les utilisateurs d'Intel® Stratix® 10 FPGA peuvent contrôler l'ordre de configuration de la logique de base dans le FPGA ou le SoC. Vous pouvez également sélectionner si la conception FPGA ou l'application du processeur démarre en premier, et si le premier système gère le contrôle de configuration du second. Le Secure Device Manager offre une plus grande flexibilité et un contrôle de configuration sélectionné par l'utilisateur par rapport aux FPGA et SoC de la génération précédente.

Vous pouvez contrôler les réponses du FPGA ou du SoC au SEU et à la détection de sabotage à l'aide d'un processeur dédié dans Secure Device Manager. Les périphériques Intel® Stratix® 10 prennent également en charge l'effacement des périphériques par script utilisateur, où la mise à zéro réactive des données sert de réponse de sécurité.

Les appareils Intel® Stratix® 10 implémentent une fonction physiquement non clonable (PUF) qui fournit une sécurité de pointe pour la protection des clés de chiffrement de flux binaires.

Les appareils Intel® Stratix® 10 incluent des capteurs de température sur puce et des moniteurs de rail de tension d'appareil pour détecter les attaques de sabotage sur le FPGA ou le SoC. De plus, le processeur sécurisé de Secure Device Manager vous permet de mettre à jour le processus de configuration. Vous pouvez déployer un ordre de configuration différent ou des processus de chiffrement mis à jour sur le terrain si un processus de configuration particulier s'avère inefficace contre le profil de menace.

Les appareils Intel® Stratix® 10 prennent en charge un schéma d'authentification et d'autorisation à clé asymétrique complexe. Vous pouvez utiliser plusieurs clés pour authentifier une section de flux binaire, et vous pouvez utiliser différentes clés pour authentifier différents flux binaires ou sections de flux binaire. Vous pouvez contrôler les autorisations d'une clé de signature autorisée, ainsi que révoquer et remplacer les clés de signature.

Les appareils Intel® Stratix® 10 implémentent un schéma de chiffrement bitstream avancé qui minimise la quantité de données chiffrées par une seule clé. Vous pouvez choisir de chiffre les sections de flux binaire avec des clés différentes ou d'activer un mode de mise à jour de clé qui roule automatiquement les clés de chiffrement dans chaque section de flux binaire.

Les capacités d'authentification des utilisateurs et des commandes de Secure Device Manager permettent également toute une classe de nouvelles fonctions de maintenance sécurisée des appareils pour la famille d'appareils Intel® Stratix® 10. Ces fonctions comprennent :

Mise à jour sécurisée à distance (authentifiée).
Sécurisez l'autorisation de retour de matériel (RMA) des appareils sans révéler les clés d'utilisateur.
Débogage sécurisé des conceptions et du code du processeur ARM*.
Gestion sécurisée des clés.

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traitement numérique du signal

Avec les appareils Intel® Stratix® 10, les conceptions de traitement numérique du signal (DSP) peuvent atteindre jusqu'à 10 téra d'opérations en virgule flottante par seconde (TFLOPS) d'opérations en virgule flottante simple précision IEEE 754. Ce degré sans précédent de débit de calcul est rendu possible par un opérateur à virgule flottante renforcé dans chaque bloc DSP. Il a été initialement introduit dans la famille d'appareils Intel® Arria® 10 et il est désormais étendu pour offrir un débit d'un ordre de grandeur supérieur dans les FPGA et SoC Intel® Stratix® 10. Lisez le document d'information sur les blocs DSP des FPGA et SoC Intel® Stratix® 10.

Téléchargez le tableau des familles de produits (PDF)

Bloc DSP d'appareil Intel® Stratix® 10

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Bloc tenseur IA

À l'aide du FPGA Intel® Stratix® 10 NX, les conceptions d'accélération d'IA peuvent atteindre jusqu'à 143 INT8/bloc à virgule flottante 16 (bloc FP16) TOPS/TFLOPS à environ 1 TOPS/W ou 286 INT4/bloc à virgule flottante 12 (bloc FP12) TOPS/TFLOPS à environ 2 TOPS/W³. Ce débit de calcul est rendu possible par un nouveau type de bloc de calcul optimisé pour l'IA appelé AI Tensor Block. L'architecture du bloc AI Tensor contient trois unités de produit scalaire, chacune ayant dix multiplicateurs et dix accumulateurs, pour un total de 30 multiplicateurs et 30 accumulateurs dans chaque bloc. Le bloc de capteur IA est réglé pour les multiplications matrice-matrice ou vecteur-matrice courantes utilisées dans les calculs d'IA, avec des capacités conçues pour fonctionner efficacement pour les petites et les grandes tailles de matrice.

Bloc capteur IA Intel® Stratix® 10 NX FPGA

Les multiplicateurs de bloc capteur IA ont des précisions de base de INT8 et INT4 et prennent en charge les formats numériques de blocs de virgules flottantes 16 (bloc FP16) et de blocs de virgules flottantes 12 (bloc FP12) via un matériel de prise en charge des exposants partagés. Tous les ajouts ou accumulations peuvent être effectués avec une précision à virgule flottante simple précision (FP32) INT32 ou IEEE754 et plusieurs blocs de capteurs IA peuvent être mis en cascade pour prendre en charge des matrices plus grandes.

Diagramme du modèle de bloc de tenseur AI

Atténuation SEU

Les bouleversements à événement unique (SEU) sont des changements rares et involontaires de l'état des éléments de la mémoire interne causés par les effets des rayonnements. Le changement d'état entraîne une erreur logicielle et il n'y a aucun dommage permanent à l'appareil.

Les appareils Intel® Stratix® 10 ont des taux de perturbation intrinsèquement faibles en raison de la haute immunité SEU fournie par le processus tri-gate 14 nm d'Intel. De plus, Intel offre une capacité précise pour déterminer où une perturbation s'est produite dans votre conception pour vous permettre de concevoir votre système afin d'obtenir la réponse appropriée.

Atténuation SEU

Les FPGA et SoC Intel® Stratix® 10 garantissent une fiabilité élevée et offrent des capacités d'atténuation SEU.

Détection SEU avancée (ASD).
- Traitement de la sensibilité.
- Balisage hiérarchique.
Injection d’erreurs.
- Utilisez-le pour caractériser et améliorer vos conceptions.

En savoir plus

Atténuation des perturbations liées à un événement unique

Guide de l'utilisateur Détection SEU avancée Intel (INTEL_ADV_SEU_DETECTION) cœur IP

Débogage des perturbations à événement unique à l'aide du débogueur d'injection d'erreurs

Introduction aux perturbations à événement unique (PDF)

Comprendre les interruptions fonctionnelles à événement unique dans les conceptions FPGA (PDF)

Système de processeur dur

S'appuyant sur le leadership d'Intel en matière de SoC, les SoC Intel® Stratix® 10 incluent un système de processeur dur (HPS) de nouvelle génération pour offrir les SoC les plus performants et les plus économes en énergie du secteur. Au cœur du HPS se trouve un cluster de processeurs quadricœur ARM* Cortex*-A53 hautement efficace. Ce processeur est optimisé pour des performances ultra-élevées par watt, ce qui réduit la consommation d'énergie jusqu'à 50 % par rapport aux FPGA SoC de la génération précédente. De plus, le HPS comprend une unité de gestion de la mémoire système, une unité de cohérence du cache, un contrôleur de mémoire matérielle et un riche ensemble de fonctionnalités de périphériques intégrés.

Outils de développement Intel® Stratix® 10 SoC

L'Intel® SoC FPGA Embedded Development Suite (SoC EDS) avec ARM * Development Studio* 5 (DS-5*) prend en charge les SoC Intel® Stratix® 10, offrant un débogage hétérogène, un profilage et une visualisation de toute la puce. Le SoC EDS unifie toutes les informations de débogage logiciel des domaines CPU et FPGA et les présente de manière organisée dans l'interface utilisateur DS-5 standard. La boîte à outils offre aux utilisateurs un niveau sans précédent de visibilité et de contrôle du débogage qui offre des gains de productivité substantiels.

Pour en savoir plus, rendez-vous sur la page des SoC Intel® Stratix® 10.

Autres ressources

Découvrez d'autres contenus liés aux dispositifs Intel® FPGA, notamment les cartes de développement, la propriété intellectuelle, l'assistance, etc.

Ressources d'assistance

Centre de ressources pour la formation, la documentation, les téléchargements, les outils et les options d'assistance.

Cartes de développement

Commencez avec nos FPGA et accélérez votre mise sur le marché grâce au matériel et aux conceptions validés par Intel.

Propriété intellectuelle

Raccourcissez votre cycle de conception grâce à un large portefeuille de cœurs IP et de conceptions de référence validés par Intel.

Logiciel de conception FPGA

Découvrez le logiciel Quartus Prime et sa suite d'outils d'amélioration de la productivité qui vous permettent de réaliser rapidement vos conceptions matérielles et logicielles.

Contact commercial

Contactez le service commercial pour vos besoins en matière de conception et d'accélération du produit Intel® FPGA.

Points de vente

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Comparatif de produits

Infos sur le produit et ses performances

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.fr/benchmarks.

Les tests mesurent les performances des composants dans un test particulier et dans des systèmes spécifiques. Toute différence matérielle, logicielle ou de la configuration risque d'avoir une incidence sur les performances effectives. Consultez d'autres sources d'information pour évaluer les performances alors que vous considérez un achat. Pour en savoir plus sur les performances et les résultats des bancs d'essai, rendez-vous sur www.intel.fr/benchmarks.

Basé sur des estimations internes d'Intel.
Les tests mesurent les performances des composants dans un test particulier et dans des systèmes spécifiques. Toute différence matérielle, logicielle ou de la configuration risque d'avoir une incidence sur les performances effectives. Consultez d'autres sources d'information pour évaluer les performances alors que vous considérez un achat. Pour en savoir plus sur les performances et les résultats des bancs d'essai, rendez-vous sur www.intel.fr/benchmarks.
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Aucun produit ou composant ne saurait être totalement sécurisé.
Les résultats ont été estimés ou simulés. Vos coûts et résultats peuvent varier.
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