CPLD MAX® V
Les CPLD MAX® V offrent une architecture non volatile unique, une faible consommation d'énergie et des fonctionnalités sur puce, adaptées aux applications Intel Edge-Centric.
Voir aussi : Logiciel de conception FPGA, boutique de conception, téléchargements, communauté et assistance technique
CPLD MAX® V
Fonctionnalités et avantages client
Coût optimisé
Fabriqué à l'aide d'un processus de fabrication mature, à cycle de vie long et à faible coût de 0,18 µm combiné aux dernières technologies d'emballage à faible coût.
Basse consommation
Jusqu'à 50 % de puissance totale en moins par rapport aux CPLD concurrents à densité équivalente, générant moins de chaleur et économisant l'énergie de la batterie.
Oscillateur interne
Remplace un dispositif de temporisation discret externe pour une utilisation en tant que source de synchronisation simple, ce qui réduit les coûts de nomenclature.
Mise sous tension et réinitialisation rapides
Allumez et réinitialisez rapidement (500 µs ou moins), idéal pour la gestion de l'alimentation, le séquencement de l'alimentation et la surveillance d'autres appareils sur le PCB.
Programmabilité intégrée au système (ISP) en temps réel
Permet de mettre à jour une deuxième image de configuration pendant que le CPLD est en fonctionnement.
Capacités d'E/S
Les E/S sont compatibles hot-socket et prennent en charge les normes d'interface de sortie LVTTL, LVCMOS, PCITM et LVDS, ainsi que d'autres options compatibles avec le bus (par exemple, activation de la sortie par broche, déclencheurs de Schmitt, contrôle de la vitesse de balayage, etc.).
Packages verts
Tous les packages sont disponibles dans des variantes conformes à la restriction des substances dangereuses (RoHS), répondant aux exigences « faible teneur en halogène » du document JEDEC JED 709 (projet). Les packages sélectionnés sont disponibles dans des variantes plombées.
Chargeur de Flash parallèle
Le bloc JTAG sur puce peut configurer des périphériques externes non compatibles JTAG, tels que des périphériques de mémoire flash discrets, à l'aide de la mégafonction Parallel Flash Loader IP.
Architecture
Tirant profit de l'architecture MAX® II, les dispositifs MAX® V combinent des caractéristiques CPLD instantanées et non volatiles avec des fonctionnalités avancées généralement trouvées dans les FPGA, la mémoire sur puce et les oscillateurs internes.
Conçus pour un faible coût
Les CPLD MAX® V sont construits à l'aide d'un processus de fabrication à faible coût combiné à une sélection de packages populaires à faible coût. Un agencement de pastilles d'E/S décalées et limité par les pastilles se traduit par une petite taille de matrice, ainsi qu'une broche d'E/S à faible coût.
Architecture MAX® V
L'architecture révolutionnaire MAX® V CPLD (figure 1) comprend un ensemble d'éléments logiques (LE regroupés en blocs de réseau logique (LAB)), des ressources de mémoire (flash non volatile et LE RAM), des signaux globaux (horloges ou signaux de commande), et une quantité généreuse d'E/S utilisateur. L'interconnexion MultiTrack est conçue pour optimiser les performances et minimiser la consommation d'énergie en utilisant la connexion directe la plus efficace entre l'entrée, la logique et la sortie. Trouvez plus de détails sur l'architecture MAX® V dans la fiche technique de la famille d'appareils MAX® V (PDF).
Conçu de concert avec le logiciel Quartus Prime
Pour simplifier le processus d'optimisation de la conception, l'architecture MAX® V CPLD et les algorithmes d'adaptation du logiciel Quartus® Prime ont été affinés de concert pour optimiser les performances tPD, tCO, tSU et fMAX avec les broches verrouillées. Au fur et à mesure que les fonctionnalités de conception changent, le logiciel Quartus Prime améliore la capacité à satisfaire ou dépasser les exigences de performances en utilisant des affectations de broches verrouillées et un flux de compilation par bouton-poussoir. Tous les CPLD MAX® V sont pris en charge par le logiciel gratuit Quartus® Prime Lite Edition.
Flexibilité de tension d'E/S
L'architecture MAX® V CPLD prend en charge la fonctionnalité d'E/S multivoltage, permettant à différentes banques d'E/S de fonctionner avec différentes tensions d'E/S pour se connecter de manière transparente à d'autres appareils. Le cœur de l'appareil est alimenté par une seule alimentation externe de 1,8 V (VCCINT), fournissant la fonctionnalité CPLD avec une faible alimentation dynamique et en veille.
Les produits à plus petite densité ont deux bancs d'E/S, tandis que les produits à plus grande densité ont quatre bancs d'E/S. Chaque banc peut être alimenté avec une tension de référence VCCIO indépendante.
Autres ressources
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