Contrôleur mémoire haute performance II SDRAM Intel® FPGA IP Core

Le noyau IP FPGA Intel SDRAM High-Performance Memory Controller II est un remplacement immédiat du contrôleur SDRAM existant avec les nouvelles fonctionnalités améliorées suivantes :

• Contrôleur trimestre
• Timing de commande 2-T pour maintenir la largeur de bande du canal de commande
• Efficacité d'accès aléatoire 50 % avec commande et and de données
• Prise en charge de la mise hors tension et de l'autorafraîchissement
• Code de correction d'erreur (ECC) avec écritures sous-mots
• Cette IP est incluse dans le IP base suite qui est fourni avec le logiciel Intel® Quartus® Prime Standard et Pro Edition.

Caractéristiques

• Prise en charge des Appareils et modules DDR2 et SDRAM de la norme industrielle
• Comprend la prise en charge des DIMM enregistrés
• Prise en charge d'un entrelacement efficace des banques
• Gestion prévisionnelle des banques
• Émettre des commandes d'activation et de précharge anticipées
• Utilisez l'auto-precharge lorsque c'est possible
• Lecture/écriture dans l'ordre (pas de réordonnancement)
• Architecture de gestion bancaire, qui minimise la latence
• Accès lecture/écriture avec l'auto-precharge
• Annulation automatique de l'auto-precharge sur les résultats de la page
• Interface mémoire Avalon mémoire Mappes
• Adaptateur pour l'interface native
• Interface d'agent Avalon pour l'accès au CSR
• Adaptation de la taille rafale pour les accès DRAM efficaces
• Adaptateur de rafale intégré
• Combine mémoire des transactions locales short dans les opérations de mémoire
• Répartition de longues transactions locales mémoire en rafales
• Interface système intégrée à faible latence à quart, demi et plein débit.
• Prend en charge une vitesse d'interface du demi-système optionnelle
• Maintenir le contrôleur dans le domaine d'horloge plus rapide pour réduire la latence
• Conception flexible et robuste
• 1, 2, 4 ou 8 signaux de sélection de puce
• Largeur de données configurable comprenant une logique de contrôle de postambule de lecture DQ strobe (DQS) et un mode de lecture non-DQS optionnel pour les banques latérales (série Intel Stratix® FPGA).
• Actualisation automatique ou contrôlée par l'utilisateur
• Signaux de masque de données pour les opérations d'écriture partielle
• Mise en œuvre rapide et facile
• Script de contrainte générée par l'outil
• Conception d'exemple de haut niveau livrable avec la fonction IP du FPGA Intel
• Modèles de simulation fonctionnelle IP utilisés dans les simulateurs VHDL et Verilog HDL supportés par les FPGA d'Intel.
• Disponible en texte clair à utiliser avec le contrôleur personnalisé
• Réorganisation intégrée des commandes et des données pour permettre une meilleure efficacité de la bande passante de la mémoire.
• Prise en charge de la mise hors tension et de l'autorafraîchissement
• RTL en texte clair bien documenté pour une utilisation facile
• Platform Designer (anciennement Qsys) conforme pour permettre la conception au niveau du système
• Prend en charge la vitesse de la mémoire jusqu'à 933 MHz au quart de la vitesse (horloge du contrôleur 233 MHz)
• Latence du contrôleur à cinq cycles