Intel® FPGA IP DDR4 EMIF

Par rapport à la DDR3, la DDR4 offre des performances plus élevées, une plus grande densité, une consommation plus faible et davantage de fonctions de contrôle. Intel® FPGA DDR4 EMIF IP offre des solutions pour les besoins de mémoire de calcul élevés pour les systèmes client et de centre de données.

Intel® FPGA IP DDR4 EMIF

Caractéristiques

Composants

FPGA SoC Intel® Agilex

FPGA SoC Intel® Stratix 10

Contrôleur et PHY

  • Physique
  • Physique

Format de la mémoire et largeur maximale des données

  • Jusqu'à 72 bits au format Discret et DIMM multi-rangs
  • Jusqu'à 72 bits au format Discret et DIMM multi-rangs
  • Prend en charge le PHY ping-pong

Fréquence d'horloge de la logique utilisateur

  • Quart de taux
  • Quart de taux
  • Demi-taux

ECC

  • Code ECC souple 8 bits avec correction d'erreur simple, détection d'erreur double (SECDED)
  • ECC est basé sur le schéma de codage de Hamming
  • Code ECC souple 8 bits avec correction d'erreur simple, détection d'erreur double (SECDED)
  • ECC est basé sur le schéma de codage de Hamming

Fonctionnalités du contrôleur

  • Politique de la page ouverte
  • Latence additive
  • Réorganisation des données
  • Gestion bancaire pré-emptive
  • Entrelacement bancaire
  • Compteur d'insuffisance de ressources
  • Politique de la page ouverte
  • Latence additive
  • Réorganisation des données
  • Gestion bancaire pré-emptive
  • Entrelacement bancaire
  • Compteur d'insuffisance de ressources

Exemple de conception pour simuler et valider l'IP

Prise en charge PHY uniquement

Prise en charge IP-XACT

Caractéristiques techniques

Périphérique de mémoire

Intel Agilex

Intel Stratix 10

Intel Arria 10

Mémoire

3200 MT/s

2666 MT/s

2400 MT/s

Mesures de qualité IP

Basique

L'année IP a été publiée

2004

Dernière version du logiciel Intel® Quartus® Prime supportée

21,3

Statut

Production

Livrables

Les livrables des clients comprennent les éléments suivants :

    Fichier de conception (code Target ou netlist)

    Fichiers de simulation

    Contraintes de mise en page et/ou de mise en page

    Documentation avec contrôle de révision

Y pour tout

Tout livrable de clients supplémentaire fourni avec l'IP

Exemples de testbench et de conception

GUI de paramétrage permettant à l'utilisateur final de configurer l'IP

Y

Le noyau IP est activé pour le support du mode d'évaluation de l'Intel FPGA IP.

Y

Langage source

Verilog/Système Verilog

Langage Testbench

Verilog/VHDL

Pilotes logiciels fournis

N

Prise en charge OS du pilote

Mise en œuvre

Interface utilisateur

Interface mappée mémoire Avalon®

Métadonnées IP-XACT

Y

Vérification

Simulateurs pris en charge

Questasim, NCSim, VCS, Xcelium

Matériel validé

Intel Agilex, Stratix 10, Arria 10

Réalisation de tests de conformité aux normes industrielles

Si oui, quel(s) test(s) ?

Si oui, sur quel(s) appareil(s), d'Intel FPGA ?

Si oui, date exécutée

Si non, est-il planifié ?

Interopérabilité

L'IP a passé des tests d'interopérabilité

Si oui, sur quel(s) appareil(s) Intel FPGA

Rapports d'interopérabilité disponibles