FPGA Intel® IP Ethernet à triple vitesse
FPGA Intel® IP Ethernet à triple vitesse
Présentation
Le cœur IP du FPGA Intel® Ethernet à triple vitesse se compose d'une propriété intellectuelle (IP) de sous couche MAC (media access control) et d'une sous-couche de codage physique (PCS) Ethernet 10/100/1000 Mbit/s. Cette fonction IP permet aux FPGA Intel® de s'interfacer avec un appareil Ethernet PHY externe, qui se connecte au réseau Ethernet.
Cette IP est proposée en mode MAC ou MAC+PHY. En mode MAC, l'IP utilise une puce PHY externe pour effectuer la signalisation. Les deux interfaces prises en charge pour les PHY externes sont : GMII (interface 8 bits à 125 MHz SDR) et RGMII (interface 4 bits à 125 MHz DDR).
En mode MAC+PHY, le PHY est réalisé à l'aide d'émetteurs-récepteurs sur puce ou d'E/S LVDS avec une logique d'alignement de phase dynamique (DPA) qui peut fonctionner jusqu'à 1,25 Gbit/s. Dans ce cas, on utilise le protocole SGMII ou 1000Base-X. L'utilisation des E/S LVDS permet de concevoir des systèmes Gigabit Ethernet (GbE) multiports très évolutifs tout en réservant les émetteurs-récepteurs série pour des protocoles plus performants.
Caractéristiques
- IP Ethernet 10/100/1000 Mbit/s complet avec tous les modules IP nécessaires
- MAC, PCS et PMA 10/100/1000 Mbit/s
- Options IP flexibles
- MAC uniquement, PCS uniquement, MAC + PCS, MAC + PCS + PMA, PCS + PMA
- De nombreuses options pour diverses applications et des tailles aussi petites que 900 éléments logiques (small-MAC)
- Compteurs de statistiques fondées sur des normes prenant en charge SNMP (simple network management protocol), MIB et MIB-II (Management Information Base) et RMON (Remote Network Monitoring)
- Options MAC paramétrables avec ou sans FIFO
- Option d'horodatage IEEE 1588 v2 très précise dans l'IP matérielle
- Synchronisation de l'heure en 1 et 2 étapes
- Prend en charge l'encapsulation des paquets PTP IEEE 1588 v2 sous IPv4, IPv6 et Ethernet
- Exemple de conception de l'IP d'un générateur d'horloge en temps réel (ToD)
- De nombreuses options d'interface Ethernet externe pour diverses familles de FPGA Intel®
- MII (10/100 Mbit/s), GMII, RGMII et SGMII (10/100/1000 Mbit/s), 1000BASE-X et TBI (1 Gbit/s)
- E/S des données de gestion (MDIO) pour la gestion des appareils PHY externes
Statut IP
Statut de commande |
Production |
Codes de commande |
|
Ethernet à triple vitesse |
IP-TRIETHERNET |
IEEE 1588v2 pour Ethernet à triple vitesse |
IP-TRIETHERNETF |
Voir aussi…
Documentation
- Conceptions de référence
- Conception de référence du FPGA Intel® Stratix® 10
- Conception de référence n°1 du FPGA Intel® Arria® 10
- Conception de référence n°2 du FPGA Intel® Arria 10
- Conception de référence du FPGA Stratix® V
- Conception de référence du FPGA Intel® MAX® 10
- AN 440 : accélérer les applications réseau Nios® II (PDF)
- Manuel d'utilisation du FPGA Intel Ethernet à triple vitesse (PDF)
† Les tests mesurent les performances des composants dans un test particulier et dans des systèmes spécifiques. Toute différence matérielle, logicielle ou de la configuration risque d'avoir une incidence sur les performances effectives. Consultez d'autres sources d'information pour évaluer les performances alors que vous considérez un achat. Pour en savoir plus sur les performances et les résultats des bancs d'essai, rendez-vous sur www.intel.fr/benchmarks. Intel® et Quartus® sont des marques commerciales ou déposées d'Intel Corporation ou de ses filiales aux États-Unis et/ou dans d’autres pays.
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