IP matérielle H-Tile du FPGA Intel® Stratix® 10 pour le cœur IP du FPGA Intel® Ethernet

L'IP matérielle H-Tile du FPGA Intel® Stratix® 10 pour le cœur de propriété intellectuelle (IP) du FPGA Intel® Ethernet permet d'accéder à cette IP matérielle à des débits de données Ethernet de 100 Gbit/s. Le cœur IP est inclus dans la bibliothèque du FPGA Intel® IP et est disponible dans le catalogue IP du logiciel Intel® Quartus® Prime Pro Edition. Le cœur IP est disponible avec un canal Ethernet 100GBASE-R4. Pour le débit de données Ethernet, vous pouvez choisir une variation de contrôle d'accès au support (MAC) + sous-couche de codage physique (PCS) ou une variation PCS uniquement.

Le canal Ethernet 100GBASE-R4 correspond à quatre liaisons de 25,78125 Gbit/s. Les émetteurs-récepteurs série du FPGA sont conformes à la norme Ethernet haut débit IEEE 802.3-2015 CAUI-4. Le cœur IP configure les émetteurs-récepteurs pour mettre en œuvre la spécification pertinente pour votre variation de cœur IP. Vous pouvez connecter les interfaces de l'émetteur-récepteur directement à un module optique externe dépendant du support physique (PMD) ou à un autre appareil.

Caractéristiques

Le cœur IP est conçu selon la norme Ethernet haut débit IEEE 802.3-2015, disponible sur le site Web de l'IEEE (www.ieee.org). La MAC traite les trames « cut-through » pour optimiser la latence, et prend en charge la vitesse de ligne filaire complète avec une longueur de trames de 64 octets et un trafic dos à dos ou de longueur mixte sans perte de paquets. Toutes les variations de l'IP matérielle H-Tile du FPGA Intel® Stratix® 10 pour le cœur IP Ethernet sont en mode full-duplex. Ces variations du cœur proposent les fonctionnalités suivantes :

PHY :

• IP logique matérielle qui s'interface de manière transparente avec les émetteurs-récepteurs série 25,78125 Git/s du FPGA Intel® Stratix® 10.
• Interface externe LAUI ou CAUI-4 composée de deux ou quatre voies d'émetteur-récepteur série matérielle FPGA fonctionnant à 25,78125 Gbit/s.
• Prend en charge les liaisons LAUI ou CAUI-4 basées sur un encodage 64B/66B avec des marqueurs de segmentation et d'alignement des données pour aligner les données provenant de plusieurs voies.
• Prend en charge l'auto-négociation (AN) telle que définie dans la clause 73 de la norme IEEE 802.3-2915.
• Prend en charge le link training (LT) tel que défini dans les clauses 92 et 93 de la norme IEEE 802.3-2915.
• Tolérance de variation du skew du récepteur (RX) qui dépasse les exigences de la clause 80.5 de la norme Ethernet haut débit IEEE 802.3-2015.

Contrôle de la structure de trames :

• Prise en charge des paquets jumbo.
• Contrôle à passage direct du contrôle par redondance cyclique (CRC) RX.
• Tolérance de 1 000 bits sur le skew de la voie PCS RX pour les liaisons 100G, ce qui dépasse les exigences de la clause 82.2.12 de la norme Ethernet haut débit IEEE 802.3-2015.
• Génération et insertion par paquet du CRC dans l'émetteur-récepteur (TX) en option.
• Options de passage du préambule RX et TX pour les applications qui nécessitent un transfert d'informations de gestion des utilisateurs propriétaire.
• Insertion de l'adresse source TX MAC en option.
• Remplissage de trame automatique TX pour respecter la longueur minimum de 64 octets de la trame Ethernet sur la liaison Ethernet. Désactivation de cette fonctionnalité par paquet en option.
• La capacité d'insertion d'erreur TX permet au client d'invalider l'entrée en cours dans l'interface client TX.
• Options de DIC (deficit idle counter) pour maintenir une moyenne minimale d'IPG (inter-packet gap) de 8 octets, 10 octets ou 12 octets, ou pour permettre à l'utilisateur de piloter l'IPG depuis l'interface client.

Surveillance et statistiques des trames :

• Vérification du CRC RX et rapport d'erreurs.
  
• Vérification du SFD (Start Frame Delimiter) strict de la RX en option selon la spécification IEEE.
• Contrôle strict du préambule RX en option selon la spécification IEEE.
• Vérification des paquets malformés RX conformément à la spécification IEEE.
• Indication du type de trame de contrôle reçue.
• Compteurs de statistiques.
• Fonctionnalité d'aperçu pour une capture précise des valeurs des compteurs de statistiques.
• Signalisation des défauts en option : détecte et signale un défaut local et génère une panne à distance avec prise en charge d'un défaut de liaison unidirectionnel, tel que défini dans la clause 66 de la norme Ethernet haut débit IEEE 802.3-2015.

Flex E :

• CBR (constant bit rate) 100GE en option avec embrouilleur/désembrouilleur TX et RX PCS66.

Contrôle de flux :

• Opération de contrôle de flux Ethernet en option utilisant les registres de pause ou l'interface de pause, telle que définie dans la clause 31 de la norme Ethernet IEEE 802.3-2015.
  
• Contrôle de flux basé sur la priorité en option, conformément à la norme IEEE 802.1Q-201 – Amendement 17 : contrôle de flux basé sur la priorité.
• Contrôle de filtrage de la trame de pause.
• Le logiciel peut basculer dynamiquement le flux de données TX MAC local pour prendre en charge la coupure sélective du flux d'entrée.

Réseau de transport optique :

• Débit binaire constant (CBR) 25/50GE en option avec encodage et brouillage de bit TX et RX PCS66 désactivés.
  
• CBR 25/50GE en option avec toutes les fonctionnalités MAC et PCS 66 bits.

Interface système utilisateur :

• Interface de gestion Avalon-MM (Avalon® Memory-Mapped) permettant d'accéder aux registres de contrôle et d'état du cœur IP.
  
• L'interface du chemin de données Avalon-ST connecte le MAC à la logique client avec le début de la trame dans l'octet le plus significatif (MSB) dans des variations MAC+PCS. L'interface pour les variantes 100GBASE-R4 comporte 512 bits, ce qui permet de garantir le débit de données malgré cet alignement SOP de l'interface client RX et l'option de passage du préambule RX et TX.
• L'interface du chemin de données MII connecte le PCS à la logique client seulement dans les variations PCS. L'interface pour les variations 100GBASE- R4 a 256 bits.
• Contrôle de réinitialisation matériel et logiciel
• Prend en charge l'Ethernet synchrone (Sync-E) en fournissant un signal de sortie CDR (clock data recovery) à l'infrastructure de l'appareil.

Débogage et testabilité :

• Bouclage (TX à RX) optionnel du PMA série à l'émetteur-récepteur série pour les tests d'autodiagnostic.
  
• Bouclage parallèle (TX vers RX) en option au niveau du MAC ou du PCS pour les tests d'autodiagnostic.
• Compteurs d'erreur de parité bit-interleaved pour surveiller les erreurs binaires par voie PCS.
• Compteurs de bloc d'erreur PCS RX pour surveiller les erreurs pendant et entre les trames.
• Compteurs de paquets mal formés et abandonnés.
• Détection du taux d'erreur binaire (BER) élevé pour surveiller le BER de liaison sur toutes les voies PCS.
• Génération et vérification de modèle de test inactif brouillé en option.
• Fonctionnalité d'aperçu pour une capture précise des valeurs des compteurs de statistiques.
• La capacité d'insertion d'erreurs TX prend en charge les tests et le débogage.
• Accès optionnel à l'ADME (Altera Debug Master Endpoint) Intel® FPGA pour le débogage ou la surveillance de l'intégrité du signal PHY.