Intel® FPGA IP RapidIO

Intel abandonne la propriété intellectuelle (IP) de RapidIO I et RapidIO II. Vous trouverez de plus amples informations dans l'avis d'abandon du produit (PDN2025).

Intel® FPGA IP RapidIO

Intel propose deux FPGA Intel® IP distinctes pour RapidIO :

  • RapidIO II Intel® FPGA IP est conforme à la révision 2.2 des spécifications RapidIO
  • Séparations des couches physiques, de transport et logiques (architecture modulaire)
  • Séquence IDLE2 - symbole de contrôle long
  • Débits de voie de 1,25, 2,5, 3,125, 5,0 et 6,25 Gbaud avec largeurs de liaison de 1X, 2X et 4X.
  • RapidIO Intel® FPGA IP est conforme aux révisions 1.3 / 2.1 des spécifications RapidIO
  • Séparations des couches physiques, de transport et logiques (architecture modulaire)
  • Séquence IDLE1 - symbole de contrôle court
  • Débits de voie de 1,25, 2,5, 3,125 et 5,0 Gbaud avec largeurs de liaison de 1X et 4X.

Pour obtenir plus de détails sur la prise en charge de l'appareil, notamment les débits de voies, les largeurs de liaison et les niveaux de vitesse, consultez les manuels d'utilisation du FPGA Intel® IP RapidIO.

Fonctionnalités

Une part importante de l'industrie du sans fil adopte la norme RapidIO comme interconnexion haut débit. La norme RapidIO est généralement utilisée entre les processeurs de signaux numériques ainsi qu'entre les processeurs du plan de contrôle et la mémoire. RapidIO est également de plus en plus acceptée en tant qu'interconnexion de fond de panier, car elle adopte des normes largement utilisées pour les caractéristiques électriques de l'attachement au support physique (PMA), notamment XAUI ou CEI pour un débit de données maximum de 6,25 Gbaud. Les FPGA Intel® peuvent également prendre en charge les débits de données RapidIO Gen3.

  • PHY basé sur des émetteurs-récepteurs embarqués
  • Simplicité d'utilisation
  • L'éditeur de paramètres de la propriété intellectuelle (IP) permet d'optimiser manuellement de nombreux paramètres, notamment les profondeurs de l'interface FIFO, les fenêtres de traduction d'adresse, la tension de sortie différentielle et la préaccentuation.
  • La simplicité de la configuration permet de réduire l'utilisation des ressources pour créer des variations de fonction du FPGA Intel® IP plus petites en fonction des besoins de l'application
  • Platform Designer pour l'interconnexion du système
  • Solution robuste
  • Cœur IP du point de terminaison, des bancs d'essai avec interopérabilité prouvée avec les principaux fournisseurs de signaux numériques et de commutateurs
  • Conforme à la spécification RapidIO, révision 1.3/2.1 et 2.2

Pour une solution prête à être intégrée au niveau système, sélectionnez toutes les couches RapidIO, notamment les caractéristiques comme la traduction d'adresses, ainsi que les interfaces FIFO simple Avalon® Memory-Mapped (Avalon-MM) et Avalon® Streaming (Avalon-ST), et gagnez plusieurs mois de conception.

Solution du protocole

L'une des images montre un exemple de système construit à l'aide de Platform Designer avec un processeur logiciel embarqué Nios® II comme élément de traitement. La mémoire du programme peut inclure un « code de démarrage » pour énumérer les différents points de terminaison au niveau du système. Le programme configure également les registres d'adresse de capacité des points de terminaison et la fonction IP du FPGA Intel®.

Mesures de qualité IP

Basique

L'année IP a été publiée

2009

Dernière version de logiciel Intel® Quartus® Prime prise en charge

18.1

État

Production

Livrables

Les livrables des clients comprennent les éléments suivants :

    Fichier de conception (code Target ou netlist)

    Modèle de simulation pour ModelSim*-Intel FPGA Edition

    Contraintes de mise en page et/ou de mise en page

    Exemple de testbench ou de conception

    Documentation avec contrôle de révision

    Fichier readme



    Oui

    Oui

    Oui

    Oui

    Oui

    Non

Tout livrable de clients supplémentaire fourni avec l'IP

Aucun

GUI de paramétrage permettant à l'utilisateur final de configurer l'IP

Oui

Le noyau IP est activé pour le support d'Intel FPGA IP Evaluation Mode.

Oui

Langage source

Verilog et VHDL

Langage Testbench

Verilog et VHDL

Pilotes logiciels fournis

Non

Assistance du système d'exploitation (SE) du pilote

—

Mise en œuvre

Interface utilisateur

Avalon-MM, Avalon-ST

Métadonnées IP-XACT

Non

Vérification

Simulateurs pris en charge

ModelSim*, VCS, Riviera-PRO, NCSim

Matériel validé

Intel Arria 10, Arria V, Intel Cyclone 10 GX, Cyclone V, Intel Stratix 10, Stratix V

Réalisation de tests de conformité aux normes de l'industrie

Non

Si oui, quel(s) test(s) ?

—

Si oui, sur quel(s) dispositif(s), FPGA Intel ?

—

Si oui, date exécutée

—

Si non, est-il planifié ?

Non

Interopérabilité

L'IP a passé des tests d'interopérabilité

Oui

Si oui, sur quel(s) dispositif(s), FPGA Intel ?

Arria V, Intel Arria 10, Intel Cyclone 10 GX, Intel Stratix 10

Rapports d'interopérabilité disponibles

Oui
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