PCIe* Hard IP P-Tile
P-Tile est une tuile d'accompagnement FPGA disponible sur les dispositifs FPGA Stratix® 10 DX et Agilex™ 7 série F qui prend en charge nativement les configurations PCIe* jusqu'à 4.0 x16 en modes Point de terminaison (EP), Port racine (RP) et Contournement de la couche de transaction (TL).
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PCIe* Hard IP P-Tile
Vidéo sur la liaison active P-Tile
Regardez la démo du dispositif Stratix® 10 DX doté d'une liaison active P-tile avec serveur Intel® Xeon.
Conformité aux normes et aux spécifications
- Révision 4.0 de la spécification de base PCIe
- Spécification de virtualisation et de partage des E/S root unique Rév. 1.1
- Interface PHY pour les architectures PCIe, version 4.0
- Périphérique d'E/S virtuel (VIRTIO) Version 1.0
- L'IP matérielle PCIe P-Tile a réussi avec succès les tests de conformité PCI-SIG. Résultats affichés sur la liste des intégrateurs PCI-SIG.
Caractéristiques
- Pile de protocole intégrant les couches Transaction, Liaison de données et Physique mises en œuvre comme IP matérielle
- Prise en charge du mode PIPE
- Prise en charge native des configurations PCIe* 4.0/3.0 avec support des configurations 2.0/1.0 via le lien down-training
- Capacités de bifurcation du port : quatre ports racine x4, deux points de terminaison x8
- Prise en charge du mode TL-Bypass en modes amont et aval
- Capacité de chargement maximale (MPS) de 512 octets
- Taille de lecture maximale (MRRS) de 4 096 octets (4 Ko)
- Horloge de référence séparée avec synchronisation indépendante à spectre étalé (SRIS)
- Horloge de référence séparée sans synchronisation à spectre étalé (SRNS)
- Architecture d'horloge de référence commune
- PERST indépendant pour gérer deux opérations de réinitialisation (x8x8 EP et x8x8 TL Bypass)
- Rapport d'erreur avancé (PF uniquement)
- Prise en charge des états d'alimentation PCIe D0 et D3
- Ajustement des marges de voies à réception
- Détection de la présence de retimers
- Prend en charge le mode IP matérielle autonome qui permet à l'IP matérielle PCIe de communiquer avec l'hôte avant que la configuration du FPGA et l'entrée en mode utilisateur ne soient terminées
- Configuration du cœur FPGA via la liaison PCIe (CVP Init et CVP Update) et reconfiguration partielle (PR) via la liaison PCIe
Caractéristiques multifonctions et virtualisation
- Prise en charge de SR-IOV (8 PF, 2K VFs pour chaque point de terminaison)
- Prise en charge de VirtIO via l'interface d'interception de configuration
- Prise en charge évolutive des E/S et de la mémoire virtuelle partagée (SVM)
- Service de contrôle d'accès (ACS)
- Interprétation du routage alternatif-ID (ARI)
- Réinitialisation du niveau de fonction (FLR)
- Prise en charge de l'indice de traitement TLP (TPH)
- Services de traduction d'adresses (ATS)
- ID de l'espace d'adressage du processus (PasID)
Caractéristiques de l'interface utilisateur
- Avalon® Streaming Interface (Avalon-ST)
- Interface de paquets utilisateur avec en-tête, données et préfixe séparés
- Interface de paquet utilisateur à double segmentation avec la possibilité de gérer jusqu'à deux TLP dans un cycle donné (cœur x16 uniquement)
- Prise en charge étendue des tags
- Prise en charge des tags 10 bits (768 tags en circulation (x16) /512 tags en circulation (x4/x8) maximum à tout moment, toutes fonctions confondues)
Support du pilote
- Pilotes de l'appareil Linux
- Pilotes d’appareils Windows (Stratix 10 uniquement) (Jungo : pilotes de périphériques compatibles avec les partenaires)
Caractéristiques de débogage IP
- Fonctionnalités du kit d'outils de débogage :
- Informations sur le protocole et l'état de la liaison
- Capacités de débogage de base et avancées, notamment l'accès aux registres PMA et la vue d'ensemble
Voir aussi…
Documentation
Prise en charge des périphériques et des kits de développement matériel
Autre prise en charge
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