Tuile L/H PCIe* HARD IP

Les FPGA Intel® Stratix® 10 intègrent les chiplets L/H-tile qui comprennent une pile de protocoles configurable et renforcée pour PCIe conforme à la spécification de base PCIe 3.0. Cette IP matérielle de l'interface Avalon® streaming prend en charge les débits de données 1.0, 2.0 et 3.0 et les configurations x1, x2, x4, x8 ou x16, y compris la prise en charge de la fonctionnalité SRIOV.

Lire le guide de l'utilisateur de l'émetteur-récepteur L-Tile HY ›

Lire le guide de l'utilisateur L- et H-tile Avalon® Memory-mapped Intel® FPGA IP pour PCIe ›

Lire le guide de l'utilisateur L- et H-tile Avalon® Streaming and Single Root I/O Virtualization (SR-IOV) Intel® FPGA IP pour PCIe ›

Tuile L/H PCIe* HARD IP

Conformité aux normes et aux spécifications

Caractéristiques

  • Pile de protocole intégrant, y compris la Transaction, le lien des données et les couches physiques mises en œuvre comme hard IP.
  • Configurations ×1, ×2, ×4, ×8 et ×16 avec des débits de voie de 1,0, 2,0 ou 3,0 pour les points de terminaison et les ports racine natifs.
  • Interface Avalon® streaming 256 bits vers la couche d'application, à l'exception des variantes 3.0 x16.
  • Interface Avalon® streaming 512 bits à 250 MHz vers la couche d'application pour les variantes 3.0 x16.
  • Instanciation en tant que noyau IP autonome à partir du catalogue IP d'Intel® Quartus® Prime Pro Edition ou en tant que partie d'une conception de système dans Platform Designer.
  • Génération d'exemple de conception dynamique.
  • Configuration via le protocole (CvP) fournissant des images distinctes pour la configuration de la périphérie et de la logique de base
  • Simulation de l'interface PHY pour PCIe (PIPE) ou de l'interface série à l'aide de modèles chiffrés IEEE.
  • Modèle fonctionnel (BFM) pour bus Testbench prenant en charge les configurations x1, x2, x4 et x8.
  • Prise en charge d'un modèle de simulation BFM 3.0 x16 utilisant le banc d'essai Avery. Reportez-vous à l'AN-811 : Utilisation d'Avery BFM pour la simulation PCIe 3.0 x16 sur les dispositifs Intel® Stratix® 10.
  • Point d'extrémité principal de débogage du PHY natif (NPDME). Pour plus d'informations, reportez-vous au guide de l'utilisateur de l'émetteur-récepteur PHY Intel® Stratix® 10 (L- et H-Tile).
  • Mode IP dur autonome qui permet au cœur de PCIe de commencer à fonctionner avant FPGA de programmer le tissu FPGA Ce mode est activé par défaut. Il ne peut pas être désactivé.
  • Tampon de réception dédié de 69,5 kilobytes (Ko).
  • Contrôle de redondance cyclique de bout en bout (ECRC).
  • logique de vérification de l'adresse de base (BAR).
  • Prise en charge de l'horloge de référence séparée sans architecture à spectre étalé (SRNS), mais pas de l'horloge de référence séparée indépendante.
  • Architecture à spectre étalé (SRIS).

Prise en charge de la fonctionnalité de virtualisation (SR-IOV) (H-Tile uniquement)

  • Espaces de configuration séparés pour jusqu'à quatre fonctions physiques PCIe (PF) et un maximum de fonctions virtuelles (VF).
  • Rapport d'erreur avancé (AER) pour les PF.
  • Les capacités de services de traduction d'adresses (ATS) et de TLP Processing Hints (TPH).
  • Interface de l'ombre de contrôle pour lire les paramètres actuels pour certains des champs VF Control Register dans les espaces de configuration PCI et PCIe.
  • Réinitialisation de niveaux de fonction (FLR) pour les PFs et VF.
  • Interruptions Signées par message (MSI) pour les PF.
  • MSI-X pour les PF et les VF.

IP complémentaires (H-Tile uniquement)

Les fonctionnalités de débogage comprennent un outil

  • Accès lecture et écrit aux registres de l'Espace de configuration.
  • Surveillance LTSSM.
  • Accès lecture et écrit aux registres PCS et PMA.

Statut IP

Statut de commande

Aucun code de commande requis
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