IP matérielle GTS PCIe

Les FPGAs et les FPGAs SoC Agilex™ 5 sont des conceptions monolithiques avec émetteurs-récepteurs haute vitesse (GTS) intégrés et IP de contrôleur PCIe renforcé prenant en charge jusqu’à des configurations PCIe 4.0 x8 pour les modes de contournement Port racine (RP), Point de terminaison (EP) et Couche de transaction (TL).

GTS PCIe Hard IP pour PCI Express* simplifie considérablement l’intégration de la conception pour un large éventail d’applications

  • Les blocs IP renforcés réduisent les ressources logiques, ce qui permet une meilleure intégration de la logique utilisateur
  • Blocs IP renforcés (pile de protocoles complète)
    • Couche de transaction/couche de liaison de données/couche PHY (MAC) et PHY (PCS et PMA)
    • SR-IOV (4 PF, 256 VF) permettant de multiples applications sur un seul serveur, ce qui réduit le coût total de possession (TCO)
  • La fermeture plus rapide de la synchronisation réduit les cycles de conception et les délais de commercialisation
  • Kit d'outils de conception (DTK) facile à utiliser pour les tests de diagnostic et de débogage du design PCIe

IP

Inclus dans le logiciel de conception Prime Quartus®

Codes de commande

Intel FPGA IP AXI Streaming GTS pour PCI Express

Oui

Aucun code de commande requis
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  • Pile de protocole intégrant les couches Transaction, Liaison de données et Physique mises en œuvre comme IP matérielle
    • Jusqu’à 4.0 x8 pris en charge : (modes de contournement du port racine (RP), du point de terminaison (EP) et de la couche de transaction (TL))
  • Configurations PCIe* 3.0/4.0 (x8/x4/x2/x1) avec support des configurations 1.0/2.0 via la prise en charge du link down-training
  • Horloge de référence séparée avec synchronisation indépendante à spectre étalé (SRIS)
    • Horloge de référence séparée sans synchronisation à spectre étalé (SRNS)
  • PERST# indépendant
  • Canal virtuel (VC) unique
  • Registres de capacité
  • Taille de la charge utile maximale (MPS) de 512 octets
  • Taille de lecture maximale (MRRS) de 4 096 octets (4 Ko)
  • Prise en charge de la BAR 32/64 bits (préférable/non préférable)

  • Prise en charge de l'extension de ROM BAR
  • Nombre de tags pour le contrôleur x8 : 32/64/128/256
  • Tableau MSI-X (4 096 maximum)
  • Opérations atomiques (Fetch/Add/Swap/CAS)
  • Le mode TL Bypass permet l’intégration optionnelle de l’IP du commutateur PCIe tiers
  • Mesure du temps de précision (PTM)
  • Prise en charge de SR-IOV (4 PF, 256 VF)
    • Réinitialisation du niveau de fonction (FLR)
  • Prise en charge de VirtIO pour la virtualisation logicielle
  • Outil d’analyse SpyGlass CDC
  • AXI4-Stream pour le chemin de données de l'application
    • Source/Sink AXI4-Stream
  • AXI-Lite pour l'interface de réponse du registre, de contrôle et d'état

  • Accélération matérielle
  • Intelligence artificielle (IA) / Machine Learning (ML)
  • Réseaux
  • Virtualisation
  • Calcul et stockage
  • Solutions embarquées

Vidéo de démonstration de l’IP PCI Express en action d’Agilex™ 5 FPGAs

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