PCIe Hard IP F-Tile
L'IP matérielle F-Tile Intel® prend en charge les configurations PCIe* jusqu'à 4.0 x16 dans les modes Point de terminaison (EP), Port racine (RP) et Contournement de la couche de transaction (TL). F-Tile sert de tuile d’accompagnement pour les appareils Agilex™ 7.
F-Tile est le successeur de P-Tile et prend en charge de manière native les configurations PCIe 3.0 et 4.0.
Lire le guide de l'utilisateur F-Tile Avalon® Streaming Intel® FPGA IP pour PCIe ›
PCIe Hard IP F-Tile
Conformité aux normes et aux spécifications
- Révision 4.0 de la spécification de base PCIe
- Spécification de virtualisation et de partage des E/S root unique, Rev 1.1
- Services de traduction d'adresses, Révision 1.1
- Interface PHY pour les architectures PCIe, version 4.0
- Périphérique d'E/S virtuel (VIRTIO) Version 1.0
Caractéristiques
- Comprend une pile de protocoles complète, notamment les couches de transaction, de liaison de données et physiques, mise en œuvre comme IP renforcée
- Prise en charge du mode PIPE
- Prise en charge native des configurations PCIe* 4.0/3.0 avec support des configurations 2.0/1.0 via le lien down-training
- Prend en charge les modes Port racine et Point de terminaison
- Prise en charge du mode TL-Bypass pour activer la fonctionnalité port haut ou port bas afin de travailler avec l’infrastructure PCIe Switch IP
- Différents modes multiliens EP, RP dans des configurations de largeur inférieure x4, x8 disponibles
- Capacité de chargement maximale (MPS) de 512 octets
- Taille de lecture maximale (MRRS) de 4 096 octets (4 Ko)
- Prise en charge du canal virtuel unique (VC)
- Prend en charge les plages de Timeout d'achèvement par l'interface Timeout d'achèvement
- Opérations Atomiques (FetchAdd/Swap/CAS)
- Prise en charge de divers modes de synchronisation : horloge de référence commune (refclk), horloge de référence indépendante (refclk) avec et sans spectre étalé (SRIS, SRNS)
- Rapport d'erreur avancé
- Gestion du temps de précision (TPM)
- Génération et vérification de l'ECRC
- Prend en charge les états d'alimentation PCIe D0 et D3
- Ajustement des marges de voies à réception
- Détection de la présence de retimers
- Prend en charge le mode IP matérielle autonome qui permet à l'IP matérielle PCIe de communiquer avec l'hôte avant que la configuration du FPGA et l'entrée en mode utilisateur ne soient terminées
- Configuration du cœur FPGA via la liaison PCIe (CVP Init et CVP Update) et reconfiguration partielle (PR) via la liaison PCIe
Caractéristiques multifonctions et virtualisation
- Prise en charge de SR-IOV (8 PF, 2K VFs pour chaque point de terminaison)
- Prise en charge de VirtIO via l'interface d'interception de configuration
- Prise en charge évolutive des E/S et de la mémoire virtuelle partagée (SVM)
- Service de contrôle d'accès (ACS)
- Interprétation du routage alternatif-ID (ARI)
- Réinitialisation du niveau de fonction (FLR)
- Prise en charge de l'indice de traitement TLP (TPH)
- Services de traduction d'adresses (ATS)
- ID de l'espace d'adressage du processus (PasID)
Caractéristiques de l'interface utilisateur
- Avalon® Streaming Interface (Avalon-ST)
- Interface de paquets utilisateur avec en-tête, données et préfixe séparés
- Interface de paquet utilisateur à double segmentation avec la possibilité de gérer jusqu'à deux TLP dans un cycle donné (cœur x16 uniquement)
- Prise en charge étendue des tags
- Prise en charge des tags 10 bits (768 tags en circulation (x16) /512 tags en circulation (x4/x8) maximum à tout moment, toutes fonctions confondues)
Caractéristiques de débogage IP
- Fonctionnalités du kit d'outils de débogage :
- Informations sur le protocole et l'état de la liaison
- Capacités de débogage de base et avancées, notamment l'accès aux registres PMA et la vue d'ensemble
Support du pilote
- Pilotes d'appareils Ubuntu
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Documentation
Prise en charge des périphériques et des kits de développement matériel
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