PCIe Hard IP pour Intel® Arria® 10 et Intel® Cyclone® 10

Les FPGA Intel® Arria® 10 et Intel® Cyclone® 10 GX comprennent une pile de protocoles configurable et renforcée pour PCI Express*, conforme respectivement à la spécification de base PCI Express 3.0 et à la spécification de base PCI Express 2.0. Le Hard IP propose l’interface Avalon® Streaming (Avalon-ST) et peut être configuré en mode Rootport (RP) ou Endpoint (EP).

Des IP légers complémentaires sont disponibles pour la prise en charge de la virtualisation d’E/S à racine unique (SR-IOV) et le pontage vers une interface Avalon Memory Mapped (Avalon-MM) avec fonctionnalité DMA.

Guide d’utilisation de l’interface Intel® Arria® 10 et Intel® Cyclone® 10 GX Avalon-ST pour PCIe ›

Exemple de Guide d’utilisation de l’interface Intel® Arria® 10 et Intel® Cyclone® 10 GX Avalon-ST Hard IP pour la conception du PCIe ›

PCIe Hard IP pour Intel® Arria® 10 et Intel® Cyclone® 10

Conformité aux normes et aux spécifications

L’Intel Arria 10 PCIe Hard IP a passé avec succès les tests de conformité PCI-SIG. Résultats affichés sur la liste des intégrateurs PCI-SIG.

Caractéristiques

  • Pile de protocole intégrant, y compris la Transaction, le lien des données et les couches physiques mises en œuvre comme hard IP.
  • Prise en charge des configurations ×1, ×2, ×4 et ×8 avec des taux de voies Gen1, Gen2 ou Gen3 pour les points d’extrémité natifs dans les périphériques Intel® Arria® 10.
  • Prise en charge des configurations ×1, ×2 et ×4 avec des taux de voies Gen1 ou Gen2 pour les points d’extrémité natifs dans les périphériques Intel® Cyclone® 10 GX.
  • Mémoire tampon de réception dédiée de 16 Ko.
  • Prise en charge optionnelle de la configuration via le protocole (CvP) en utilisant la liaison PCIe, ce qui permet de stocker séparément les flux binaires des E/S et du cœur.
  • Exemples de conception démontrant le paramétrage, les modules de conception et la connectivité.
  • Paramètres d’allocation de crédit étendus afin de mieux optimiser l’espace tampon RX en fonction du type d’application.
  • Prise en charge de plusieurs paquets par cycle avec l’interface Avalon ST de 256 bits.
  • Génération et vérification de code de redondance cyclique (ECRC) de bout en bout et rapport d’erreurs avancé (AER) en option pour les applications de haute fiabilité.
  • Prise en charge de l’architecture SRNS (Separate Reference Clock No Spread Spectrum/Horloge de référence séparée Aucun spectre répandu).

IP complémentaires

Support du pilote

  • Pilotes de l'appareil Linux

Mesures de qualité IP

Basique

L'année IP a été publiée

2016

Statut

Production

Livrables

Les livrables des clients comprennent les éléments suivants :

Fichier de conception (code Target ou netlist)

Contraintes de mise en page et/ou de mise en page

Documentation avec contrôle de révision

Y

Y

Y

Tout livrable de clients supplémentaire fourni avec l'IP

Exemples de testbench et de conception

GUI de paramétrage permettant à l'utilisateur final de configurer l'IP

Y

Le noyau IP est activé pour le support du mode d'évaluation de l'Intel FPGA IP.

Y

Langage source

Verilog

Langage Testbench

Verilog

Pilotes logiciels fournis

Y

Prise en charge OS du pilote

Linux

Mise en œuvre

Interface utilisateur

Avalon streaming, Avalon memory mapped

Métadonnées IP-XACT

N

Vérification

Simulateurs pris en charge

NCSim, Ccelium, ModelSim, VCS

Matériel validé

Intel® Arria® 10

Réalisation de tests de conformité aux normes industrielles

Y

Si oui, quel(s) test(s) ?

PCI-SIG

Si oui, sur quel(s) dispositif(s), FPGA Intel ?

Intel® Arria® 10

Si oui, date exécutée

Déc 2016 / Août 2017

Si non, est-il planifié ?

—

Interopérabilité

L'IP a passé des tests d'interopérabilité

Y
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