Cœur IP faible latence pour FPGA Ethernet 10G MAC

L’ancien cœur IP MAC FPGA Ethernet 10G continue d’être proposé avec un ensemble complet de fonctionnalités pour les applications ciblant Stratix® FPGAs V et les familles FPGA précédentes.

La fonction MAC et PHY 10GE avec différentes fonctionnalités optionnelles est également disponible sous forme d’IP matérielle sur les appareils Stratix® 10 avec E-tiles. Vous trouverez plus de détails dans Stratix® IP matérielle E-Tile 10 FPGA pour le cœur IP Ethernet.

Caractéristiques

Ce cœur IP FPGA est conçu selon la norme Ethernet IEEE 802.3-2008, disponible sur le site Web de l’IEEE (www.ieee.org). Toutes les variations du cœur MAC FPGA IP 10 GbE faible latence ne comprennent que la MAC en mode full-duplex. Les variations du cœur proposent les fonctionnalités suivantes :

Caractéristiques MAC :

• MAC Full-duplex dans huit modes de fonctionnement : 10G, 1G/10G, 1G/2,5 G, 1G/2,5 G/10G, 10M/100M/1G/2,5 G/5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2,5 G, and 10M/100M/1G/2,5 G/10G.
  
• Trois variations pour les modes de fonctionnement sélectionnés : bloc MAC TX, bloc MAC RX et blocs MAC TX et RX. Un mode de registre 10GBASE-R sur les chemins de données TX et RX permet de réduire la latence.
  
• Mode transparent (promiscuous) programmable.
  
• Fonctionnalité unidirectionnelle spécifiée par la norme IEEE 802.3 (clause 66). Contrôle de flux basé sur la priorité (PFC) avec des quanta de pause programmables, prenant en charge deux à huit files de priorité.
  

• Côté client : interface Avalon® Streaming (Avalon-ST) 32 bits.
• Gestion : interface Avalon-MM 32 bits.
• PHY : XGMII 32 bits pour 10 GbE, GMII 16 bits pour 2,5 GbE, GMII 8 bits pour 1 GbE, ou MII 4 bits pour 10M/100M.

Fonctionnalités de contrôle de la structure de trames :

• Décodage de réseaux locaux virtuels (VLAN) et de trames balisées VLAN empilées (type h8100).
• Calcul et insertion du code de redondance cyclique (CRC) 32 sur le chemin de données TX. Vérification et transmission CRC en option sur le chemin de données RX.
• DIC (Déficit idle Counter) pour des performances optimisées avec un IPG (inter-packet gap) moyen pour les applications LAN. Prend en charge l'IP programmable.
• Contrôle de flux Ethernet utilisant des trames de pause.
• Longueur maximale programmable de trames de données de transmission (TX) et de réception (RX) jusqu'à 64 kilo-octets (Ko).
• Mode de passage du préambule sur les chemins de données TX et RX, ce qui autorise un préambule défini par l'utilisateur dans le trame du client.
• Insertion de remplissage sur le chemin de données TX et terminaison sur le chemin de données RX en option.

Surveillance et statistiques des trames :

• Vérification et transmission CRC en option sur le chemin de données RX.
• Collecte de statistiques sur les chemins de données TX et RX en option.

Horodatage en option, spécifié dans la norme IEEE 1588v2, pour les configurations suivantes :

• MAC 10 GbE avec cœur IP 10GBASE-R PHY.
• MAC 1 /10 GbE avec cœur IP 1G/10GbE PHY.
• MAC 1 /2,5 GbE avec cœur IP Ethernet Multirate 1G/2.5 G PHY.
• MAC 1G/2,5 G/10GbE avec cœur IP Ethernet Multirate 1G/2,5 G/10G (MGBASE-T) PHY.
• MAC 10M/100M/1G/10 GbE avec cœur IP 10M-10 GbE PHY.
• MAC 10M/100M/1G/2,5 G/5G/10G (USXGMII) avec cœur IP Ethernet Multirate 1G/2,5 G/5G/10G PHY FPGA cœur.