Cœur Intel® FPGA IP Ethernet 100G MAC et PHY à faible latence

Présentation

Avec le cœur IP du FPGA Intel® Ethernet 100G, Intel® offre une flexibilité, une évolutivité et une configuration ultimes aux infrastructures de réseau et aux centres de données. Le cœur IP du FPGA Intel® Ethernet 100G à faible latence est conforme à la norme IEEE 802.3ba-2010. Il comprend une sous-couche MAC (Media Access Control), PHY, une sous-couche de codage physique (PCS), un attachement au support physique (PMA) et un bloc optionnel de correction d'erreur de transfert (FEC). Il prend également en charge l'horodatage IEEE 1588v2 et permet de piloter des fonds de panier sur les FPGA Intel® Stratix® et Intel® Arria® supportés. Cette IP peut être utilisée pour les interfaces puces à puce utilisant des modules d'interconnexion en cuivre ou des modules d'émetteur-récepteur optiques.

Caractéristiques

• Le cœur IP est conçu selon la norme Ethernet haut débit IEEE 802.3ba-2010 disponible sur le site Web de l'IEEE (www.ieee.org). La MAC traite les trames « cut-through » pour optimiser la latence, prend en charge la vitesse de ligne filaire complète avec une longueur de trames de 64 octets et un trafic dos à dos ou de longueur mixte sans perte de paquets. Toutes les variations du cœur IP du FPGA Intel® Ethernet 100G à faible latence comprennent des composants MAC et PHY duplex intégral et présentent les caractéristiques suivantes :

Caractéristiques PHY :

• Logique PCS qui s'interface de manière transparente avec les émetteurs série 25.78125 Gbit/s du FPGA Intel® Stratix® 10
• Interface externe CAUI-4 composée de quatre voies d'émetteur-récepteur série FPGA fonctionnant à 25,78125 Gbit/s
• Correction d'erreur de transfert optionnel Reed-Solomon - RS(528,514) FEC
• Prise en charge du protocole AN/LT (Auto-Négociation/Link Training)

Caractéristiques de contrôle de la structure de la trame :

• Prise en charge des paquets jumbo
• Contrôle du passage du contrôle par redondance cyclique (CRC) TX et RX
• Génération et insertion de CRC TX en option
• Options de passage du préambule RX et TX pour les applications qui nécessitent un transfert de propriété des informations de gestion des utilisateurs
• Remplissage de trame automatique TX pour respecter la longueur minimum de 64 octets de la trame Ethernet

Surveillance et statistiques des trames :

• Vérification du CRC RX et rapport d'erreurs
• Vérification stricte du SFD RX optionnelle conformément à la spécification IEEE
• Vérification des paquets malformés RX conformément à la spécification IEEE
• Indication du type de trame de contrôle reçue
• Compteurs de statistiques optionnels
• Signalisation des pannes optionnelle : signale les pannes locales et génère des pannes à distance (norme Ethernet IEEE 802.3ba-2012, Clause 66)

Contrôle de flux :

• Fonctionnement de contrôle de flux Ethernet optionnel en utilisant des registres de pause ou l'interface de pause (IEEE 802.3, Clause 31)
• Contrôle de flux basé sur la priorité optionnel qui utilise les registres de pause pour un contrôle précis (norme IEEE 802.1Qbb-2011, Amendement 17)
• Contrôle du filtrage de la trame de pause

Caractéristiques de débogage et de testabilité :

• Retour de boucle du PMA (TX à RX) en série programmable à l'émetteur-récepteur en série pour les tests d'autodiagnostic.
• La capacité d'insertion d'erreurs TX prend en charge les tests et le débogage
• Accès optionnel à Intel® FPGA ADME (Altera Debug Master Endpoint) pour le débogage ou la surveillance de l'intégrité du signal PHY

Interfaces système utilisateur :

• Interface de gestion Avalon®-MM (Avalon® Memory-Mapped) permettant d'accéder aux registres de contrôle et d'état du cœur IP
• L'interface du chemin de données Avalon-ST se connecte à la logique client avec le début de la trame dans l'octet le plus significatif (MSB). Les 512 octets de largeur de données de l'interface garantissent le débit de données malgré l'alignement SOP de l'interface client RX et l'option de passage du préamble RX et TX
• Contrôle de réinitialisation matériel et logiciel

Reportez-vous à la norme Ethernet haut débit IEEE 802.3ba-2010 pour obtenir une spécification détaillée du protocole Ethernet.