IP FPGA Altera® JESD204C
L'IP FPGA Altera® JESD204C est une interface série point à point haut débit permettant aux convertisseurs numérique-analogique (CNA) ou analogique-numérique (CAN) de transférer des données aux dispositifs FPGA.
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Lire le manuel d'utilisation de l'IP FPGA Agilex® 7 F-Tile JESD204C ›
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IP FPGA Altera® JESD204C
L'IP FPGA IP Altera® JESD204C intègre :
- Sous-couche MAC (Media Access Control) - blocs de couche de liaison de données (DLL) et de couche de transport (TL) qui contrôlent les états de liaison
- Couche physique (PHY) - sous-couche de codage physique (PCS) et bloc d'attachement au support physique (PMA)
Caractéristiques
Le cœur IP FPGA Altera® JESD204C présente les caractéristiques clés suivantes :
- Débit de données pouvant atteindre 32,44032 Gbit/s pour les dispositifs Agilex™ 7 F-tile et 28,9 Gbit/s pour les dispositifs Agilex™ 7 E-tile et Stratix® 10 E-tile, et 17,16 Gbit/s pour les dispositifs Agilex™ 5 série E.
- Voies simple ou multiple (jusqu'à 16 voies par lien)
- Compteur LEMC (local extended multiblock clock) basé sur E=1 à 256.
- Alignement et surveillance de voies en série
- Synchronisation des voies
- Conception modulaire qui prend en charge la synchronisation multipériphérique
- Partitionnement MAC et PHY
- Prise en charge de la latence déterministe
- encodage 64/66
- Brouillage/désembrouillage
- Interface de partage Avalon® pour les chemins de données d'émission et de réception
- Interface mappée en mémoire Avalon® pour les registres de contrôle/d'état (CSR)
- Génération dynamique de banc d'essai de simulation
- Mode TX PMA assemblé et non assemblé
- Assistance optionnelle pour ECC M20K DCFIFO
- Options pour les configurations d'entêtes synchrones
- CRC-12
- Canaux de commande autonomes
Statut IP
Statut de commande |
Production |
Codes de commande |
|
SUITE IP FPGA Altera® JESD204 |
IPS-JESD204 (contient JESD204B, JESD204B-FTILE, JESD204C, JESD204C-FTILE) |
Voir aussi…
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