Cœur IP du fond de panier du FPGA Intel® Ethernet 10GBASE-KR PHY

Le cœur du fond de panier Ethernet 10GBASE-KR PHY d'Intel® FPGA IP est un émetteur-récepteur PHY qui vous permet d'instancier à la fois la sous-couche de codage physique (PCS) matérielle et la PCS 10G plus performante, et l'attachement matériel au support physique (PMA) pour un seul canal Ethernet du fond de panier. Il met en œuvre la fonctionnalité décrite dans la norme IEEE 802.3ap-2007. Chaque instance du cœur IP 10GBASE-KR PHY prenant en charge un seul canal, vous pouvez créer des conceptions à canaux multiples en instanciant plusieurs instances du cœur.

Lire le guide de l'utilisateur du cœur IP Intel® Stratix® 10 10GBASE-KR PHY ›

Lire le manuel d'utilisation de l'émetteur-récepteur Intel® Arria® 10 PHY ›

Lire le manuel de l'appareil Stratix® V ›

Cœur IP du fond de panier du FPGA Intel® Ethernet 10GBASE-KR PHY

Caractéristiques

  • Fond de panier Ethernet PCS et PMA de 1000BASE-KX / 10GBASE-KR (1 G/10 Go) intégré
  • Interface interne directe avec le contrôleur d'accès multimédia Intel® FPGA 1G/10GbE (MAC) pour une solution monopuce complète
  • Négociation automatique 10GBASE-KR pour négocier entre les types de PHY 1000BASE-KX (Ethernet 1 Gbit/s ou 1 GbE) et 10GBASE-KR (Ethernet 10 Gbit/s ou 10GbE), conformément à la clause 73 de la norme IEEE 802.3ap-2007
  • Link training pour configurer automatiquement le PMD (physical media driver) de l'émetteur partenaire de liaison à distance pour obtenir le taux d'erreur binaire (BER) le plus faible, conformément à la clause 72 de la norme IEEE 802.3ap-2007.
  • Correction d'erreur de transfert (FEC) pour minimiser la retransmission conformément à la norme IEEE 802.3 et à la clause 74 de la norme 802.3ba
  • Algorithme interne programmable pour le processus d'adaptation du récepteur, conformément à la clause 72.6.10.2.3 de la norme IEEE 8023.ap, pour une utilisation facile
  • Contrôles utilisateur IP flexibles pour l'optimisation des performances dans diverses configurations de systèmes et de canaux
  • Détection de l'état de défaillance de la liaison de réception
  • Loopback local en série de l'émetteur au récepteur au niveau de l'émetteur-récepteur série de l'appareil pour les auto-tests
  • Interfaces Système interne hautes performances
  • Interfaces GMII et XGMII SDR (single data rate) vers des MAC 1G/10GbE, respectivement 8 bits à 125 MHz et 72 bits à 156,25 MHz, pour le transfert de données
  • FPGA Intel® Avalon® Memory-Mapped (PDF) (Avalon-MM) 32 bits pour la gestion des agents

Statut IP

Statut de commande

Production

Codes de commande

Cœur IP Intel® Stratix® 10 10GBASE-KR PHY

IP-10GBASEKRPHY

Émetteur-récepteur Intel® Arria® 10 PHY

IP-10GMRPHY
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