IP matérielle E-Tile du FPGA Intel® Agilex™ 7 et Intel® Stratix® 10

Pile de protocole Ethernet renforcée

Le cœur IP est disponible en plusieurs variantes, chacune offrant une combinaison différente de canaux Ethernet et de fonctionnalités.

• Un à quatre canaux 10GbE/25GbE avec correction d'erreur de transfert Reed-Solomon (RS-FEC) en option.
• Canal 100G avec RS-FEC en option pour le mode CAUI-4 ou CAUI-2.
• Configuration dynamique de un à quatre canaux simples 10GbE/25GbE ou à un canal 100GbE.

Toutes les variantes fournissent un protocole PTP (Precision Time Protocol) IEEE 1588v2 en option. L'utilisateur peut choisir une variation MAC (sous-couche MAC) et une variante PCS (sous-couche de codage physique), une variation PCS seul, une variation Ethernet flexible (FlexE) ou une variation OTN (réseaux de transport optique).

Protocoles Ethernet

Caractéristiques

Le cœur IP est conçu selon la norme Ethernet haut débit IEEE 802.3-2015 disponible sur le site Web de l'IEEE (www.ieee.org), et la version préliminaire 1.6 de la spécification Ethernet 25G 50G, disponible auprès du Consortium Ethernet 25 Gigabit. La MAC traite les trames « cut-through » pour optimiser la latence et prend en charge la vitesse de ligne filaire complète avec une longueur de trames de 64 octets et un trafic dos à dos ou de longueur mixte sans perte de paquets. Toutes les variations du cœur IP sont en mode full-duplex. Les fonctionnalités IP sont répertoriées ci-dessous :

PHY :

• Interface externe CAUI composée de quatre voies d'émetteur-récepteur série FPGA fonctionnant à 25,78125 Gbit/s.
  
• Interface externe CAUI-2 avec deux voies d'émetteur-récepteur fonctionnant à 53,125 Gbit/s avec encodage PAM4.
• Interface externe CAUI 25G avec une voie d'émetteur-récepteur fonctionnant à 25,78125 Gbit/s.
• Interface externe CAUI 10G avec une voie d'émetteur-récepteur fonctionnant à 10,3125 Gbit/s.
• Prend en charge les liaisons CAUI-4 basées sur l'encodage 64B/66B avec des marqueurs de segmentation des données et d'alignement pour aligner les données provenant de plusieurs voies.
• Correction d'erreur de transfert Reed-Solomon RS-FEC (528,514) ou RS-FEC (544,514) en option.
• Prend en charge les variations 10G, 25G et 100G.
• Négociation automatique (AN), telle que définie dans la clause 73 de la norme IEEE 802.3-2915 et dans la version préliminaire 1.6 de l'annexe du Consortium Ethernet 25G.
• Link training (LT) telle que définie dans les clauses 92 et 93 de la norme IEEE 802.3-2915, et dans la version préliminaire 1.6 de l'annexe du Consortium Ethernet 25G.
• Options de DIC (deficit idle counter) pour maintenir une moyenne minimale d'IPG (interpacket gap) de 8 octets, 10 octets ou 12 octets, ou pour permettre à l'utilisateur de piloter l'IPG depuis l'interface client.
• Tolérance de variation du skew du récepteur (RX) qui dépasse les exigences de la clause 80.5 de la norme Ethernet haut débit IEEE 802.3-2015.

Contrôle de la structure de trames :

• Prise en charge des paquets jumbo.
• Contrôle à passage direct du contrôle par redondance cyclique (CRC) RX.
• Tolérance de 1 000 bits sur le skew de la voie PCS RX des liaisons 100G, ce qui dépasse les exigences de la clause 82.2.12 de la norme Ethernet haut débit IEEE 802.3-2015.
• Génération et insertion par paquet du CRC dans l'émetteur-récepteur (TX) en option.
• Options de passage du préambule RX et TX pour les applications qui nécessitent un transfert d'informations de gestion des utilisateurs propriétaire.
• Insertion de l'adresse source TX MAC en option.
• Remplissage de trame automatique TX pour respecter la longueur minimum de 64 octets de la trame Ethernet sur la liaison Ethernet. Désactivation de cette fonctionnalité par paquet en option.
• La capacité d'insertion d'erreur TX permet au client d'invalider l'entrée en cours dans l'interface client TX.

Surveillance et statistiques des trames :

• Vérification du CRC RX et rapport d'erreurs.
• SFD (Start Frame Delimiter) stricte RX en option conformément à la spécification IEEE.
• Vérification stricte du préambule RX en option selon la spécification IEEE.
• Vérification des paquets RX malformés conformément à la spécification IEEE.
• Indication du type de trame de contrôle reçue.
• Compteurs de statistiques.
• Fonctionnalité d'aperçu pour une capture précise des valeurs des compteurs de statistiques.
• Signalisation des défauts en option : détecte et signale un défaut local et génère un signal de panne à distance avec prise en charge d'un défaut de liaison unidirectionnel défini dans la clause 66 de la norme Ethernet haut débit IEEE 802.3-2015.

Contrôle de flux :

• Opération de contrôle de flux Ethernet en option utilisant les registres de pause ou l'interface de pause, telle que définie dans la clause 31 de la norme Ethernet IEEE 802.3-2015.
  
• Contrôle de flux basé sur la priorité en option, conformément à la norme IEEE 802.1Q-2014 – Amendement 17 : contrôle de flux basé sur la priorité.
• Contrôle de filtrage de la trame de pause.
• Le logiciel peut basculer dynamiquement le flux de données TX MAC local pour couper sélectivement le flux d'entrée.

Protocole PTP (Precision Time Protocol) :

• Prise en charge du PTP pour la norme IEEE 1588v2 en option.
• Horodatages TX en 1 (1588v1 et 1588v2) et 2 étapes.
• Prise en charge des en-têtes PTP dans divers formats de trame, notamment l'encapsulation Ethernet, UDP en IPv4 et UDP en IPv6.
• Prise en charge des calculs des octets pour la somme de contrôle zéro et l'extension de somme de contrôle.
• Prise en charge des opérations de correction sur le terrain.
• Latence supplémentaire et latence asymétrique programmables.

OTN :

• Débit binaire constant (CBR) 25/50GbE en option avec encodage et embrouillage 66 bits du PCS TX et RX désactivés.
  
• CBR 25/50GbE en option avec toutes les fonctionnalités MAC et PCS 66 bits.

Interface système utilisateur :

• Interface de gestion Avalon-MM (Avalon® Memory-Mapped) permettant d'accéder aux registres de contrôle et d'état du cœur IP.
  
• L'interface du chemin de données Avalon-ST connecte le MAC à la logique client avec le début de la trame dans l'octet le plus significatif (MSB) dans la sous-couche MAC avec des variations PCS. Interface pour le canal 100G a 512 bits ; les canaux 10/25G utilisent 64 bits lorsque la couche MAC est activée.
• L'interface du chemin de données MII connecte le PCS à la logique client seulement dans les variations PCS. L'interface pour les variantes 100G a 256 bits de données et 32 bits de contrôle ; l'interface pour les variantes 10G/25G a 64 bits de données et 8 bits de contrôle.
• Contrôle de réinitialisation matériel et logiciel
• Prend en charge l'Ethernet synchrone (SyncE) en fournissant un signal de sortie CDR (clock data recovery) à l'infrastructure de l'appareil.

Reconfiguration dynamique :

• Prend en charge la reconfiguration dynamique entre différents débits Ethernet.
• Exemples de conception disponibles pour faciliter la mise en œuvre.

Débogage et testabilité :

• Bouclage (TX à RX) optionnel du PMA série à l'émetteur-récepteur série pour les tests d'autodiagnostic.
  
• Bouclage parallèle (TX vers RX) en option au niveau du MAC ou du PCS pour les tests d'autodiagnostic.
• Compteurs d'erreur de parité bit-interleaved pour surveiller les erreurs binaires par voie PCS.
• Compteurs de bloc d'erreur PCS RX pour surveiller les erreurs pendant et entre les trames.
• Compteurs de paquets mal formés et abandonnés.
• Détection du taux d'erreur binaire (BER) élevé pour surveiller le BER de liaison sur toutes les voies PCS.
• Génération et vérification de modèle de test inactif brouillé en option
• Fonctionnalité d'aperçu pour une capture précise des valeurs des compteurs de statistiques.
• Capacité d'insertion d'erreur TX pour prendre en charge le test et le débogage.

Statut IP